FPGA学习笔记（五）PLL和DLL的区别

一、PLL和DLL的区别

（一）、PLL原理

PLL（Phase Locked Loop），生成时钟的核心部分是压控振荡器（Voltage-Controlled Oscillator，VCO）。它是可根据输入的电压调整输出频率的振荡器，如下图所示。
它的基本原理是通过负反馈形成闭环从而根据输入的基准时钟控制输出时钟。其中鉴相器就相当于一个比较器，它根据基准时钟和输出时钟的差值转换为控制电压，输出到低通滤波器滤除高频杂波，然后输入到VCO，VCO主频过高则降低电压，反之提升电压，使输出时钟跟随给定的基准时钟。

下图是FPGA典型的PLL块。各阶段的时钟频率说明如下。

• 基准时钟经过分频器后输出频率为Fref/N，并输入到鉴相器。
• 为了要让鉴相器与反馈频率相同，VCO的输出频率Fvco需要让反馈频率在经过反馈时钟分频器后输出到鉴相器的频率和分频后的基准时钟频率相同，所以Fvco=M/N·Fref。
• Fvco经过输出时钟分频器输出的时钟为 Fi=Fref·M/(N·Ki) ，其中Fi为输出频率，Fref为基准时钟的频率，Ki为输出时钟分频比，N为基准时钟分频比，M为反馈时钟分频比。

（二）、DLL原理

DLL（Delay Locked Loop），它不同于PLL使用VCO，它使用的是可变延迟线来控制时钟信号的延迟量，如下图所示，它可实现受控时钟和输入时钟的相位跟踪，通过调整基准时钟到受控时钟的来实现。它能消除时钟分配网络引起的时钟偏移，也可通过整合分频器来输出不同频率的时钟，但由于它的时钟合成自由度较PLL低，所以FPGA主要采用PLL。