vitis HLS 创建IP核步骤

Xilinx版本：2021.2
PC系统Windows10
1、打开vitis HLS,点击Create Project，填写项目名称以及选择项目位置

因为我们创建的为空项目，顶层函数目前为空，直接点击next，testbench也为空，同样点击next

点击这里选择合适的板子型号

2、项目创建完成后，右键点击Source，选择New file，创建一个C语言文件，本项目设定为一个加法器，所以我们给该文件命名为add.cpp

代码如下：

之后对改代码进行编译，但是在此之前需要将top function（第二张图）填上，点击project->project setting，在弹出框中选择Synthesis，如图所示，将top function填上函数add，该函数为你自己定义的函数名。

3、编译仿真，填完top function之后，点击绿色三角区域，选择->C synthesis

记住你是要封装为IP，其他默认

仿真完成后会生成以下文件，该文件写明了资源的需求情况，同时，solution这里也会生成两个.v文件，这两个文件是将C语言转化为硬件描述语言之后的文件

完成了上述部分之后就可以对项目进行IP封装打包，点击绿色三角旁的宽展按钮，选择export RTL

选择为vivado IP，并选择文件的输出位置，点击OK，之后就是等待

之后在你选择的位置处，会生成一个压缩文件，如图：该压缩文件即为你生成的IP文件。

最后，如果你的export RTL失败，没有产生压缩文件的话，可以尝试以下链接去解决问题。
https://blog.csdn.net/weixin_44820962/article/details/126441087?spm=1001.2014.3001.5502