Exams/2014 q3fsm

这道题搞太久了！！

一定注意c_state和n_state

还有计时器的逻辑，一定画一画！！！

分析好再下手！！！

就是在状态的基础上加入计数器，来得到输出嘛！

考虑具有输入 s 和 w 的有限状态机。 假设 FSM 以称为 A 的复位状态开始，如下所示。 只要 s = 0，FSM 就保持在状态 A，并在 s = 1 时进入状态 B。一旦进入状态 B，FSM 在接下来的三个时钟周期内检查输入 w 的值。 如果恰好在两个时钟周期中 w = 1，则 FSM 必须在接下来的时钟周期中将输出 z 设置为 1。 否则 z 必须为 0。FSM 在接下来的三个时钟周期中继续检查 w，依此类推。 下面的时序图说明了不同 w 值所需的 z 值。

使用尽可能少的状态。 请注意，s 输入仅在状态 A 中使用，因此您只需要考虑 w 输入。

注意c_state比n_state晚一拍，n_state随着组合逻辑变化，立刻变化

两个计数器，cnt1周期计数器，cnt2判断几个1的计数器

cnt1从0开始到2结束，每当清零时，得到本周期的cnt2，与此同时的w也要寄存起来

cnt1==0 &&cnt2==2&&c_state==B时候z输出为1

module top_module (
    input clk,
    input reset,   // Synchronous reset
    input s,
    input w,
    output z
);
    parameter A=0;
    parameter B=1;
    reg c_state,n_state;
    always@(posedge clk)begin
        if(reset)
            c_state<=A;
        else
            c_state<=n_state;
    end
    always@(*)begin
        case(c_state)
            A:n_state=s?B:A;
            B:n_state=B;
        endcase
    end
    reg [1:0]cnt1,cnt2;
    always@(posedge clk)begin
        if(reset)begin
            cnt1<=0;
        end
        else if(c_state==B)begin
            if(cnt1==2'd2)
                cnt1<=0;
            else
                cnt1<=cnt1+1'b1;
        end
    end
    
    always@(posedge clk)begin
        if(reset)begin
            cnt2<=0;
        end
        else if(c_state==B)begin
            if(cnt1==2'd0)
                cnt2<=w;
            else if(w)
                cnt2<=cnt2+1'b1;
        end
    end
    
    assign z=(c_state==B&&cnt1==2'd0&&cnt2==2'd2);
    

endmodule