姓名：张俸玺 学号：20012100022 学院：竹园三号书院
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【嵌牛导读】FPGA，可编程门阵列，作为一种较为新型的技术，为大多数人所陌生。如今，FPGA成为一个技术热门。本文对Verilog HDL基础进行了简要叙述。
【嵌牛鼻子】FPGA Verilog HDL
【嵌牛提问】Verilog HDL是什么？
【嵌牛正文】
1、基本
1.1 Verilog HDL的特点
并行性：所谓的并行性就是说可以同时做几件事情。Verilog语言不会顾及代码顺序问题，几个代码块可以同时执行；而软件语言必须按顺序执行，上一句执行不成功，就不能执行下一句。
时序性：Verilog语言可以用来描述过去的时间和相应发生的事件；而软件语言则做不到。
互连：互连是硬件系统中的一个基本概念，Verilog语言中的wire变量可以很好地表达这样的功能；而软件语言并没有这样的描述。
1.2 一个模块
module
1.模块名 （module_name）
2 端口列表 （port_list）
3 端口声明 （input、output、inout）
4 变量声明 （reg、wire、parameter）
5 行为描述语言 （initial、always）
6 连续赋值语句 （continuous assignment）
7 模块调用语句 （module instantiation）
8 任务及函数 （task、function）
endmodule
在模块的所有组成部分中，只有module、模块名和endmodule必须出现，其它部分都是可选的
端口作用：端口是模块与外界交互的接口；于外部环境（使用者/连接者）来讲，模块内部 不可见，对模块的调用只能通过其端口进行。
常见I/O口类型有：
输入口（input）
输出口（output）
双向口（inout），
分别表示数据流的方向是输入，输出或双向的。
module counter(
input clk, //全局时钟信号
input reset_l, //全局复位信号
output [7:0] cnt //八位数据总线
);
2、常用数据类型
(1) wire 线网类型
线网类型可以理解为实际电路中的导线，通常用于表示结构实体之间的物理连接。常用来表示以assign关键字指定的组合逻辑信号。input outout默认为wire型。可用作方程式的输入、实例元件的输出。
wire [3:0] a,b,c;
wire d;
模块内部变量声明中，wire型的线网是不具备数据存取功能的，一般而言，input的缺省定义就是wire型，output信号可以是wire型，也可以reg型。定义为wire型的线网是不能够在always语句中被赋值的，只能被连续赋值
(2) reg变量
寄存器变量类型主要有以下6种：reg，integer，time，real，realtime，memory型。
寄存器是数据存储单元的抽象，寄存器数据类型的关键字是reg。通过赋值语句可以改变寄存器存储的值。相当于改变触发器存储的值。常用于always模块内的指定信号，代表触发器。在always块内被赋值的每一个信号都必须定义为reg型！
reg型的则可以存取最后一次赋给它的值，定义为reg型的线网只能在always和initial语句中被赋值，不能被连续赋值。
reg和wire的区别：reg保持最后一次的赋值，wire则需要持续的驱动。
1. wire表示直通，即只要输入有变化，输出马上无条件地变化；
reg一定要有触发，输出才会反映输入。
2.wire 只能被assign连续赋值，reg只能在 initial 和 always 中赋值。
3.wire 使用在连续赋值语句中，而reg使用在过程赋值语句中。
(3) memory型
memory型通过扩展reg型数据的地址范围来达到二维数组的效果
reg [15:0] ROMA [7:0];
// 定义了一个存储位宽16位，存储深度8的一个存储器。地址范围0到8
reg [n-1:0] rega; //一个n位的寄存器
reg memb [n-1:0]; //一个由n个1位寄存器构成的寄存器组
rega = 0; //合法赋值
memb = 0; //非法赋值
如果要对memory型存储单元进行读写，必须要指定地址。
memb[0] = 1;
reg [3:0] Xrom [4:1];
Xrom[1]=4'h0;
Xrom[2]=4'ha;
Xrom[3]=4'h9;
Xrom[4]=4'hf;
(4) parameter
定义常量。
parameter s1 =1;
parameter [3:0] S0 = 4'h0;
3、常量
（1）整数
有以下4种进制表示形式：二进制整数（b或B）、十进制整数（d或D）、十六进制整数（h或H）、八进制整数（o或O）。
数字表达方式主要有三个部分:位宽、进制和数字。位宽指数字常量的二进制宽度，进制表示数字的类型
例如：8'b00101000 //位宽为8的二进制表示，’b表示二进制
（2）负数
数字同样也可以定义为负数，只需要在位宽表达式前面加一个减号。
（3）未知、高阻态
Verilog语法中，有x和z两种特殊值。在数字电路中，x代表不定值，z代表高阻值。
在不同进制中，x和z表示的不定值或高阻值的位数不同。
例如：4'bx1x0 //位宽为4的二进制数从低位数起的第二位和第四位为不定值
（4）字符串
字符串是8位ASCII值的序列，存储字符串counter，变量需要8x7位。
reg [1:8*7] char;
char = "counter";
（5）下画线
为了提高程序的可读性，尤其在使用二进制表示较长的数字常量的时候，我们可以使用下划线将数字分隔开来。
例如：16 ' b0010_0100_1101_0001 //合法格式
4、功能描述
(1) assign
数据流描述风格的主要建模语句，通常用来描述组合逻辑 。
assign声明语句很简单，只需要写一个“assign” (赋值)，后面再加一个方程式即可。
例如 ：assign s＝a & b & c; 该语句描述了一个三输入的与门，这是一个组合逻辑。
注意：s的数据类型只能是wire类型。
(2) always块
行为级建模的主要语句， 既可以用来描述组合逻辑，也可以用来描述时序逻辑。
从字面上理解，always的意思是“总是，永远”。在Verilog HDL中，只要指定的事件发生，由always指定的内容将不断地重复运行，不论该事件已经发生了多少次。这恰恰反映了实际电路的特征，即在通电的情况下电路将不断运行。
最常用的两种事件是电平触发和边沿触发。电平触发是指当某个信号的电平发生变化时，执行always指定的内容；边沿触发是指当某个信号的上升沿或下降沿到来时，执行always指定的内容。
电平触发的写法是在“@”后面直接写触发信号的名称；
边沿触发的写法是在“@”后面写“posedge 信号名”或者“negedge 信号名”，posedge代表信号的上升沿，negedge则代表信号的下降沿。
在使用always块描述组合逻辑时，采用阻塞赋值；在使用always块描述时序逻辑时使用非阻塞赋值。
5、赋值语句
Verilog HDL有两种为变量赋值的方法，
一种叫做连续赋值（Continuous Assignment），
另一种叫做过程赋值(Procedural Assignment)。过程赋值又分为阻塞赋值（Blocking Assignment）和非阻塞赋值（Nonblocking Assignment）。
(1) 连续赋值
连续赋值是为线网型的变量提供驱动的一种方法，它只能为线网型变量赋值，并且线网型变量也必须用连续赋值的方法赋值。
最基本的格式：assign # [延时量] 线网型变量名 ＝赋值表达式
赋值表达式可以是 a.标量 b.向量线网 c.向量寄存器 d.函数调用；
执行过程：连续赋值语句总是处于激活状态,只要右侧表达式中的任意一个操作数发生变化，表达式就会被立即重新计算，并且将结果赋值给对象。
例如：//线网声明
wire flag_tag;
reg[7:0] Data_byte;
//连续赋值语句
assign flag_tag ＝ &Data_byte
(2) 过程赋值
过程赋值提供了为寄存器型变量赋值的方法，出现的位置是在各种块结构中，例如always块、 initial块等。过程赋值又分为阻塞赋值和非阻塞赋值两种。
阻塞赋值
阻塞赋值使用“=”为变量赋值，如a=b；在赋值结束以前不可以进行其它操作，在赋值结束后才继续后面的操作。这个过程好像阻断了程序的运行，因而被称为阻塞赋值。
赋值按顺序执行，只有上一条语句执行完成（赋值结束），才会执行（赋值）下一条语句；
非阻塞赋值
非阻塞赋值使用“<=”为变量赋值，在执行到连续的非赋值语句时，仅仅对“<=” 右端表达式进行评估，但并不立即赋值给左端，然后继续执行后面的操作，当块结构结束后所有的非阻塞赋值同时进行赋值。这个过程好像没有阻断程序的运行，因而被称为非阻塞赋值
执行步骤：
（1）读取操作数，计算右侧表达式的值并保存在临时变量中；
（2）对左侧的赋值由仿真器调度到相应的仿真时刻；
（3）每个赋值操作在被调度的仿真时刻完成。
典型应用：流水线建模 互斥数据传输