axi时序图_S02_CH12_ AXI_Lite 总线详解

S02_CH12_ AXI_Lite 总线详解

12.1前言

ZYNQ拥有ARM+FPGA这个神奇的架构，那么ARM和FPGA究竟是如何进行通信的呢？本章通过剖析AXI总线源码，来一探其中的秘密。

12.2AXI总线与ZYNQ的关系

AXI(Advanced eXtensible Interface)本是由ARM公司提出的一种总线协议，Xilinx从6系列的FPGA开始对AXI总线提供支持，此时AXI已经发展到了AXI4这个版本，所以当你用到Xilinx的软件的时候看到的都是“AIX4”的IP，如Vivado打包一个AXI IP的时候，看到的都是Create a new AXI4 peripheral。

到了ZYNQ就更不必说了，AXI总线更是应用广泛，双击查看ZYNQ的IP核的内部配置，随处可见AXI的身影。

12.3AXI总线和AXI接口以及AXI协议

总线、接口和协议，这三个词常常被联系在一起，但是我们心里要明白他们的区别。

总线是一组传输通道，是各种逻辑器件构成的传输数据的通道，一般由由数据线、地址线、控制线等构成。接口是一种连接标准，又常常被称之为物理接口。

协议就是传输数据的规则。

12.3.1AXI总线概述

在ZYNQ中有支持三种AXI总线，拥有三种AXI接口，当然用的都是AXI协议。其中三种AXI总线分别为：

AXI4：(For high-performance memory-mapped requirements.)主要面向高性能地址映射通信的需求，是面向地址映射的接口，允许最大256轮的数据突发传输；

AXI4-Lite：(For simple, low-throughput memory-mapped communication )是一个轻量级的地址映射单次传输接口，占用很少的逻辑单元。

AXI4-Stream：(For high-speed streaming data.)面向高速流数据传输；去掉了地址项，允许无限制的数据突发传输规模。

首先说AXI4总线和AXI4-Lite总线具有相同的组成部分：

(1)读地址通道，包含ARVALID, ARADDR, ARREADY信号；

(2)读数据通道，包含RVALID, RDATA, RREADY, RRESP信号；

(3)写地址通道，包含AWVALID，AWADDR, AWREADY信号；

(4)写数据通道，包含WVALID, WDATA，WSTRB, WREADY信号；

(5)写应答通道，包含BVALID, BRESP, BREADY信号；

(6)系统通道，包含：ACLK，ARESETN信号。

AXI4总线和AXI4-Lite总线的信号也有他的命名特点：

读地址信号都是以AR开头(A：address；R：read)

写地址信号都是以AW开头(A：address；W：write)

读数据信号都是以R开头(R：read)

写数据信号都是以W开头(W：write)

应答型号都是以B开头(B：back(answer back))

了解到总线的组成部分以及命名特点，那么在后续的实验中您将逐渐看到他们的身影。每个信号的作用暂停不表，放在后面一一介绍。

而AXI4-Stream总线的组成有：

(1)ACLK信号：总线时钟，上升沿有效；

(2)ARESETN信号：总线复位，低电平有效

(3)TREADY信号：从机告诉主机做好传输准备；

(4)TDATA信号：数据，可选宽度32,64,128,256bit

(5)TSTRB信号：每一bit对应TDATA的一个有效字节，宽度为TDATA/8

(6)TLAST信号：主机告诉从机该次传输为突发传输的结尾；

(7)TVALID信号：主机告诉从机数据本次传输有效；

(8)TUSER信号 ：用户定义信号，宽度为128bit。

对于AXI4-Stream总线命名而言，除了总线时钟和总线复位，其他的信号线都是以T字母开头，后面跟上一个有意义的单词，看清这一点后，能帮助读者记忆每个信号线的意义。如TVALID = T+单词Valid(有效)，那么读者就应该立刻反应该信号的作用。每个信号的具体作用，在后面分析源码时再做分析

12.3.2AXI接口介绍

三种AXI接口分别是：

AXI-GP接口(4个)：是通用的AXI接口，包括两个32位主设备接口和两个32位从设备接口，用过改接口可以访问PS中的片内外设。

AXI-HP接口(4个)：是高性能/带宽的标准的接口，PL模块作为主设备连接(从下图中箭头可以看出)。主要用于PL访问PS上的存储器(DDR和On-Chip RAM)

AXI-ACP接口(1个)：是ARM多核架构下定义的一种接口，中文翻译为加速器一致性端口，用来管理DMA之类的不带缓存的AXI外设，PS端是Slave接口。

我们可以双击查看ZYNQ的IP核的内部配置，就能发现上述的三种接口，图中已用红色方框标记出来，我们可以清楚的看出接口连接与总线的走向：

12.3.3AXI协议概述

讲到协议不可能说是撇开总线单讲协议，因为协议的制定也是要建立在总线构成之上的。虽然说AXI4，AXI4-Lite，AXI4-Stream都是AXI4协议，但是各自细节上还是不同的。

总的来说，AXI总线协议的两端可以分为分为主(master)、从(slave)两端，他们之间一般需要通过一个AXI Interconnect相连接，作用是提供将一个或多个AXI主设备连接到一个或多个AXI从设备的一种交换机制。当我们添加了zynq以及带AXI的IP后再进行自动连线时vivado会自动帮我们添加上这个IP，大家应该是不陌生了。

AXI Interconnect的主要作用是，当存在多个主机以及从机器时，AXI Interconnect负责将它们联系并管理起来。由于AXI支持乱序发送，乱序发送需要主机的ID信号支撑，