定时器模块FB【FPGA】

定时器FB：

通过Verilog编程实现定时器的案例如下：

module timer(
    input clk, //时钟信号
    input rst, //复位信号
    output reg [31:0] count //计数器输出
);

reg [31:0] temp_count; //临时计数器

always @(posedge clk or posedge rst) begin  // 条件【上升沿clk，下降沿rst】
    if (rst) begin //复位信号为高电平时，计数器清零
        temp_count <= 0;
    end else begin //否则，计数器每个时钟周期加1
        temp_count <= temp_count + 1;
    end
end

assign count = temp_count; //将临时计数器的值赋给计数器输出

endmodule

该定时器模块包含一个时钟信号和一个复位信号作为输入，
以及一个计数器输出作为输出。在每个时钟周期中，
计数器的值会增加1，直到复位信号为高电平时，计数器会被清零。
通过修改时钟信号的频率和复位信号的触发方式，可以实现不同的定时器功能。