#芯动力——硬件加速设计方法# 第一章 概述

一、随堂测验

1、请问下列工具中哪些工具不支持RTL级代码仿真？

     A.VCS
     B.Modelsim
     C.NC-verilog
     D.LEDA

2、请问数字芯片设计中“逻辑综合阶段”主要作用是？

     A.将RTL代码转为门级网表
     B.完成功能仿真
     C.完成时序仿真
     D.完成布局布线

3、请问目前可以完成布局布线的EDA工具主要包括哪些？

     A.ICC2
     B.Encounter
     C.ICC
     D.Innovus

4、请问相比静态时序分析，动态仿真的主要缺点是什么？

     时间长，测试向量难以把功能点覆盖全面

5、请问逻辑综合重点关注的指标是？

     时序、面积、功耗

二、测试作业

1、将RTL代码转为网表是哪个阶段？

     逻辑综合、优化阶段

2、布局布线阶段需要输入的设计文件是代码还是网表？

     网表

3、功能验证阶段通常有哪些EDA工具？

     Modelsim、VCS、NC-Verilog

4、Synopsys、Cadence两家的仿真验证工具、逻辑综合工具、形式验证工具、布局布线工具分别是什么？

	仿真验证工具	逻辑综合工具	形式验证工具	布局布线工具
Synopsys	VSC	DC	Formality	PhysicalCompiler
Cadence	NC_sim	BuildGates	FormalCheck	SoC Encounter

三、知识重点