Vscode环境下Verilog / System Verilog格式化工具推荐及安装配置方法

最近尝试了几款Verilog代码格式化工具，之前一直没有找到效果十分满意的工具，这次找到了谷歌推出的这款工具，同时支持Verilog和System Verilog，效果非常好，支持自定义的格式化参数也很丰富，在此做一个推荐。

 1. 首先在插件中心安装这款插件：SystemVerilog and Verilog Formatter

SystemVerilog and Verilog Formatter - Visual Studio Marketplace

2. 下载verible。verible是谷歌提供的一块verilog工具，我们主要使用它的代码格式化工具。

https://github.com/google/verible

根据自己的操作系统下载对应版本，解压后将二进制文件所在目录添加到系统路径即可。

 3. 打开插件的设置选项，选择自己的操作系统，即可开始使用。使用方法是，在代码编辑页面按下alt+shift+F。

 附注：

经过上面的设置，已经可以实现基本功能了。但是默认情况下，各种代码段的格式化方式是从已有代码中自动推断的，这不太符合我的使用习惯，我希望代码中的端口声明、赋值等，全部实现对齐。这可以通过自定义参数实现。具体内容可以参考：

verible/verilog/tools/formatter at master · chipsalliance/verible · GitHub

下面放上我自己用的参数，可以实现大部分常用代码段实现对齐。

--column_limit=300 --indentation_spaces=2 --assignment_statement_alignment=align --named_port_alignment=align  --port_declarations_alignment=align --module_net_variable_alignment=align