Simulink HDL--如何生成Verliog代码

  Simulink生成HDL的方法可以快速设计出工程，并结合FPGA验证，相比于手写HDL代码虽然存在代码优化不足的问题。但是方法适合做工程的快速验证和基本框架搭建。本文将介绍Simulink HDL生成Verliog代码的基本操作

1、逻辑分析仪功能

Simulink生成HDL前需要通过逻辑分析仪对设计进行定点化的功能仿真。添加信号记录，在逻辑分析仪窗口观察信号时域波形。

所有添加记录的信号即可在逻辑分析仪窗口中观察，点击某个信号可以切换格式。

2、创建子系统

生成Verliog代码前需要将待生成的模块合并为一个子系统。(注意这个子系统中模块都要是可生成HDL语言的模块，否则会报错）选中各个模块，鼠标右键 Create Subsystem

可以修改生成子系统的名称和接口名

3、生成HDL CODE

选择子系统并生成HDL CODE

该步骤用于确认当前simulink系统和模块能够生成HDL 代码
注意设定输出目录、生成代码的Subsystem的名称，语言格式
兼容性检查通过后，可以点击Generate按钮。(其他选项可以先不管)