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Tcl语言
https://blog.csdn.net/weixin_45791458/category_12488978.html?spm=1001.2014.3001.5482
Tcl（Tool Command Language）是一种用于编写脚本的编程语言，广泛用于电子设计自动化（EDA）工具中，如Cadence的Virtuoso、Synopsys的Design Compiler等。在EDA工具中，SDC（Synopsys Design Constraints）是一种用于定义电子设计约束的文件格式，它用于确保电子设计在时序、时钟分频、时序杂散等方面满足规定的要求。下面分类别给出一些常用的SDC约束命令。
时序约束
| create_clock |
创建时钟 |
| create_generated_clock |
创建生成时钟 |
| set_clock_groups |
设置时钟组 |
| set_clock_latency |
设置时钟延迟 |
| set_clock_transition |
设置时钟过渡时间 |
| set_clock_uncertainty |
设置时钟的不确定性 |
| set_clock_sense |
设置时钟的触发边沿 |
| set_propagated_clock |
设置传播时钟 |
| set_input_delay |
设置输入端口延迟 |
| set_output_delay |
设置输出端口延迟 |
| set_clock_gating_check |
设置门控时钟检查 |
| set_ideal_latency |
设置理想延迟 |
| set_ideal_network |
设置理想网络 |
| set_ideal_transition |
设置理想过渡时间 |
| set_max_time_borrow |
设置最大借用时间 |
| set_resistance |
设置在线网上的阻值 |
| set_timing_derate |
设置时序松弛因子 |
| set_data_check |
设置数据到数据的检查 |
| group_path |
设置路径组 |
| set_drive |
设置端口驱动 |
| set_load |
设置端口负载 |
| set_input_transition |
设置输入过渡时间 |
| set_fanout_load |
设置扇出负载 |
面积与功率约束
| set_max_area |
设置最大面积 |
| create_voltage_area |
创建电压域 |
| set_level_shifter_threshold |
设置电平转换器阈值 |
| set_max_dynamic_power |
设置最大动态功耗 |
| set_level_shifter_strategy |
设置电平转换策略 |
| set_max_leakage_power |
设置最大泄露功耗 |
设计规则约束
| set_max_capacitance |
设置最大电容 |
| set_min_capacitance |
设置最小电容 |
| set_max_transition |
设置最大过渡时间 |
| set_max_fanout |
设置最大扇出 |
接口约束
| set_drive |
设置端口驱动 |
| set_drive_cell |
设置端口驱动单元 |
| set_input_transition |
设置输入过渡时间 |
| set_load |
设置端口负载 |
| set_fanout_load |
设置扇出负载 |
| set_port_fanout_number |
设置端口扇出数 |
| set_input_delay |
设置输入端口延迟 |
| set_output_delay |
设置输出端口延迟 |
特定模式和配置约束
| set_case_analysis |
设置模式分析 |
| set_logic_dc |
设置端口不关心 |
| set_logic_zero |
设置端口逻辑0 |
| set_logic_one |
设置端口逻辑1 |
设计约束异常
| set_false_path |
设置虚假路径 |
| set_multi_cycle_path |
设置多周期路径 |
| set_disable_timing |
设置打断时间弧 |
| set_max_delay |
设置最大延迟 |
| set_min_delay |
设置最小延迟 |
设计查询
| get_cells |
返回设计或库元器件的实例 |
| get_ports |
返回设计的输入、输出和输入输出端口 |
| get_pins |
返回设计端口或库元器件引脚的实例 |
| get_nets |
返回连接到端口或引脚的线网 |
| get_clocks |
返回设计中的时钟 |
| all_inputs |
返回设计中所有输入和输入输出端口 |
| all_outputs |
返回设计中所有输出和输入输出端口 |
| all_registers |
返回设计中的所有寄存器 |
| all_clocks |
返回设计中的所有时钟 |
| get_libs |
返回库列表 |
| get_lib_cells |
返回库中的元器件列表 |
| get_lib_pins |
返回库中元器件中的引脚列表 |
| current_design |
为后续的命令和查询设置设计范围 如果没有给出参数，报告当前设计范围 |
其他命令
| set_wire_load_model |
设置线负载模型 |
| set_wire_load_mode |
设置线负载模式 |
| set_wire_load_selection_group |
设置线负载分组 |
| set_wire_load_min_block_size |
设置线负载最小模块大小 |
| set_units |
设置单位 |
| set_operating_conditions |
设置工作环境 |
| sdc_version |
显示SDC版本 |
