vivado产生报告阅读分析12-时序报告8

Report Datasheet
Report Datasheet 数据手册报告 命令用于报告系统级集成中使用的 FPGA 操作参数。
1、“ Report Datasheet ”对话框
AMD Vivado IDE 选择“ Reports ” → “ Timing ” → “ Report Datasheet 报告 > 时序 > 数据手册报告 即可打开“Report Datasheet ”对话框。
Report Datasheet 数据手册报告 对话框的“ Options 选项 选项卡包含以下内容
• “ Results name 结果名称 ): 指定 Report Datasheet 命令返回的结果的名称。报告将在 Vivado IDE 的“Timing 时序 窗口中以指定名称打开。
等效的 Tcl 选项 -name
• “ Sort by 排序依据 ): 按端口名称或时钟名称对结果进行排序。
等效的 Tcl 选项 -sort_by
• “ Report all process corners separately 单独报告所有工艺角 ): 报告当前设计中所有已定义的工艺角的数据。等效的 Tcl 选项 -show_all_corners
• “ Significant digits 有效位数 ): 指定报告的值的有效位数。默认为 3 位数字。
等效的 Tcl 选项 -significant_digits
• “ Write results to file 将结果写入文件 ): 将结果写入指定文件名。默认情况下 报告将写入 Vivado IDE 的“Timing 时序 窗口。 等效的 Tcl 选项 -file
• “ Overwrite 覆盖 或“ Append 追加 ): 当报告写入文件时 2 个选项可用于确定是覆盖指定文件还是向现有报告追加新信息。 等效的 Tcl 选项 -append
• “ Ignore command errors 忽略命令错误 ): 以静默方式执行命令 忽略所有命令行错误 不返回任何消息。返回 TCL_OK 忽略执行期间遇到的所有错误。 等效的 Tcl 选项 -quiet
• “ Suspend message limits 暂挂消息限制 ): 临时覆盖所有消息限制。返回来自此命令的所有消息。 等效的 Tcl 选项 -verbose
• “ Command 命令 ): 显示等效于“ Report Datasheet ”对话框中指定的各种选项的 Tcl 命令行。
• “ Open in a new tab 在新选项卡中打开 ): 在新选项卡中打开结果 或替换“ Results ”窗口中打开的最后一个选项卡。
• “ Open in Timing Analysis layout 在时序分析布局中打开 ): 将当前视图布局复位为“ Timing Analysis 时序分析) 视图布局。
Report Datasheet 数据手册报告 对话框的“ Groups 选项卡支持您通过指定参考端口和要报告的其他端口来定义自己的定制端口组以供分析。如果不指定“Groups 定时器会基于发送时钟自动查找输出端口组 并基于该时钟报告偏差。
Report Datasheet ”对话框的“ Groups ”选项卡包括
• “ Reference 参考 ): 指定用于偏差计算的参考端口。大部分情况下 此端口为源同步输出接口的时钟端口。 等效的 Tcl 选项 -group
• “ Ports 端口 ): 定义要报告的其他端口。 请注意“Ports ”字段右侧的“ + ”和“ - 加号与减号 按钮。 “+ 加号 按钮指定多个组 每个组都有自己的参考时钟端口 允许您定义一组新的端口组 包括一个新的参考端口。 “- 减号 按钮可根据需要删除其他端口组。
2、“ Datasheet Report ”详情
通用信息
这部分提供了有关设计和 AMD 器件的详细信息以及报告时的工具环境信息。
• “ Design Name 设计名称 ): 设计的名称
• “ Part 器件 ): 目标 AMD 器件和速度文件信息
• “ Version 版本 ): 生成报告时所使用的 Vivado 工具版本
• “ Date 日期 ): 报告的日期和时间戳
• “ Command 命令 ): 用于生成报告的命令行
Input Ports Setup/Hold
此报告可显示每个输入端口有关参考时钟的最差情况建立和保持要求。此外还可报告用于捕获输入数据的内部时钟。
Max/Min Delays for Output Ports
显示每个输出端口有关参考时钟的最差情况最大和最小延迟。此外还可报告用于发送输出数据的内部时钟。
Setup Between Clocks
针对每一对时钟 将报告所有时钟沿组合的最差情况建立时间要求。
Setup/Hold for Input Buses
输入总线是自动推断所得 可显示其最差情况下的建立时间和保持时间要求。整个总线的最差情况数据窗口是最大建立时间和保持时间值的总和。如果输入端口受到约束, 则将同时报告裕量。 针对已定义 IDELAY 的输入时钟 报告将显示最优抽头点。最优抽头点可用于配置 IDELAY 以实现平衡的建立时间和保持裕量。 源偏移是 2 个窗口之间的增量。第 1 个窗口由输入端口的时钟相关建立时间和保持时间定义。第 2 个窗口衍生自输入延迟和时钟周期。如果输入时钟采用该值偏移, 则它将位于窗口的中心。
Max/Min Delays for Output Buses
输出总线采用自动推断 并显示其最差情况下的最大和最小延迟。总线偏差也将一并报告。针对总线偏差计算 1个位视为参考位, 其他每个位的偏移都基于此参考位来计算。最差偏移即整个总线的偏差。
Max/Min Delays for Groups
对于“ Source Synchronous Output Interfaces 源同步输出接口 ), 前向时钟需要相关的输出偏差。通过指定参考端口作为前向时钟端口, 可生成定制组报告。该表类似于“ Max/Min Delays for Output Buses 输出总线的最大 / 最小延迟), 但参考端口用作为计算源偏移和总线偏差的参考位。
例如 对于 DDR 输出偏差计算 如果应将前向时钟端口 ( rldiii_ck_n[0] ) 相关的多个位
rldiii_a[0-19] rldiii_ba[0-3] rldiii_ref_n rldiii_we_n 分组在一起 可使用以下命令
report_datasheet -group [get_ports {rldiii_ck_n[0] rldiii_a[*] rldiii_ba[*]
rldiii_ref_n rldiii_we_n}] -name timing_1
该组列表中的首个端口被视为参考管脚。
对于所有这些部分 通过多角分析 (multi-corner analysis) 来计算最差情况的数据。如果使用 -show_all_corners , 那么将单独报告每个时序角的最差情况数据。

你可能感兴趣的:(fpga开发)