VHDL5：VHDL实现比较器并仿真

目录

1. 示例说明

2. VHDL源码

3. 运行结果

4. 功能仿真结果

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1. 示例说明

本例是一个比较器，用于比较两个位串所代表的整数的大小。

该比较器有2个输入端口: in1和in2

          1个输出端口: pout

其中输入端口和输出端口in1、in2、pout的类型为位向量；

如果in1小于in2,则pout输出为'1',否则输出为'0'。

2. VHDL源码

源码如下：

LIBRARY IEEE;

USE IEEE.STD_LOGIC_1164.ALL;

USE IEEE.STD_LOGIC_UNSIGNED.ALL;

--USE IEEE.STD_LOGIC_ARITH.ALL;

-- 比较器

entity EG4 is

port(

                   in1:  IN STD_LOGIC_VECTOR(15 DOWNTO 0);

                   in2:  IN STD_LOGIC_VECTOR(15 DOWNTO 0);

                   pout: out bit             

);

end EG4;

architecture func of EG4 is

begin

         process(in1, in2)

         variable left: integer;

         variable right: integer;   

         begin

                   left  := conv_integer(in1);

                   right := conv_integer(in2);

                  

                   if(left < right) then pout <= '1' after 1ns;

                   else pout <= '0' after 1ns;

                   end if;

         end process;

end func;

3. 运行结果

4. 功能仿真结果