《Static Power SCA of Sub-100 nm CMOS ASICs and the Insecurity of Masking Schemes in Low-Noise Env...

简介

TCHES2019上分析CMOS工艺下静态功耗部分旁路泄露的一篇文章。https://tches.iacr.org/index.php/TCHES/article/view/8294

摘要

本文以65nm和90nm的两种ASIC为例，比较了不同纳米工艺下CMOS逻辑中静态功耗部分的泄露情况。结果表明，随着制造工艺的提高，静态泄露的安全隐患愈发显著——源自相同RTL代码的65nm ASIC的静态泄露近十倍于90nm的实现。

此外，作者研究了静态泄露(中噪声变化)对掩码安全性的影响。结果表明，常见的Welch's t检验等基于矩的分析(Moment-Based Analysis)并不足以完成低噪环境下的安全分析，而为了避免假阴性，作者建议额外考虑压缩高阶泄露或检验等方式。