FPGA-Verilog 仿真可视化

FPGA-Verilog 仿真可视化_第1张图片

DigitalJS 是一个基于 JavaScript 实现的开源数字电路模拟器,旨在模拟由硬件设计工具(如 Yosys)合成的电路。由弗罗茨瓦夫大学的Marek Materzok开发,源文件托管于 Github 上。

DigitalJS 的开源网址如下:https://github.com/tilk/digitaljs

下面这个网址:http://digitaljs.tilk.eu/, 提供了一个 DigitalJS 的在线演示程序,可以对 Verilog/SystemVerilog 等语言进行在线综合、可视化。

输入下面这段 Verilog 代码:

module circuit
  
(
  input a,
  output b
);
 
  assign b=~a;
  
endmodule

输入上面的代码可以生成如下电路:
FPGA-Verilog 仿真可视化_第2张图片

上图电路中,点击 a 按钮, LED b 会变为红色。

Yosys 有很多我们通常不使用的功能,包括生成带有设计原理图的 graphviz 文件的能力,尽管它们并不像这样清晰。很高兴看到它与Falstad 作为模拟引擎结合在一起。

yosys2digitaljs: 该程序将由Yosys电路综合软件生成的JSON网表输出转换为DigitalJS图形电路模拟器可用。

还有一个在线 Verilog 编辑仿真软件:EDA Playground, 网址是:https://www.edaplayground.com/, 需要登录才能进入。

参考原文:《Verilog 仿真可视化》

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