【INTEL（ALTERA）】Agilex7 M 系列动态重配置FPGA IP接口 PHY Lite 无法校准

说明

由于英特尔® Quartus® Prime 专业版软件 23.3 中存在一个问题，当您以 600 MHz 接口频率或更低的接口频率或更低的Intel Agilex® 7 M 系列FPGA中以 600 MHz 接口频率或更低的频率动态重配置运行并行接口英特尔® FPGA IP的 PHY Lite 时，校准结果将失败。

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解决方法

要变通解决此问题，对于并行接口的 PHY Lite 英特尔® FPGA IP在 Intel Agilex® 7 M 系列 FPGA中以 600 MHz 接口频率或更低的频率运行，您需要将 read_enable_offset 参数从其默认值增加 2。

请参阅 M 系列并行接口Intel Agilex® 7 FPGA IP 的 PHY Lite 章节， 2.2.1.3 输入路径，表 10 基于 RcvEn 粗延迟的read_enable_offset允许值。

在顶级 RTL 中，read_enable_offset参数名为 GROUP_X_RCVEN_TO_READ_VALID_OFFSET。 默认情况下，IP 将 read_enable_offset 参数设置为 3 或 4。 此值需要从默认值增加 2。

此问题计划在 英特尔® Quartus® Prime 专业版软件的未来版本中修复。