Synplify定义全局变量

GUI：

option——>Verilog——>Compiler Directives

如果代码里面定义了`ifdef FPGA

那在Compiler Directives处填写 FPGA=1即可

如果有多个，变量中间加空格：

FPGA=1 ASIC=1

使用脚本：

set_option -hdl_define -set "FPGA=1 ASIC=0"