vitis2023.1创建zynq7000 ps工程问题记录

1.说明

• 本文仅对创建工程的一些问题进行记录，不会对每个步骤都进行记录。

2. vivado2023与vivado2018在在进行纯ps平台开发时Block Design设计的区别

2.1 问题描述

• 如下红框中的信号都是连接到PL端的信号，在vivado2018中进行纯ps开发时，这些信号都是不必要的，可以全部删除,生成sdk工程也不会有什么问题。
  

  • M_AXI_GP0：axi lite 主接口。
  • M_AXI_GP0_ACLK:：M_AXI_GP0时钟信号。
  • FCLK_CLK0：一个输出向pl端的时钟信号。
  • FCLK_RESET0_N：一个输出向pl端的复位信号。

• 在vivado2023中则在为vitis生成平台输出是会报错。
  • 在完成Block Design设计后可以使用如下按钮对设计进行检查，（这一步检查通过）
    
  • 生成 bit文件都是正常的
  • 在导出Platform文件时会有如下报错。
    

2.1 vivado2023中引入对Platform的设置(增加了一些限制)

• 关键点在于解决掉block design 设计中的platform setup中的设计中的报错，主要报错是说需要一个默认的平台时钟和AXI的主接口。
  
  

• 在实际的解决中，引出时钟和复位，使用Processor System Reset 对复位进行处理，Processor System Reset 的作用是为系统生成不同的复位信号。

  没有引出 axi的主接口便解决了所有报错， 最终结果如下。