Vivado IP核之浮点数乘除法 Floating-point
Vivado IP核之浮点数乘除法 Floating-point
目录
前言
一、浮点数乘除法示例
二、Floating-point IP核配置步骤
1.乘法器配置
2.除法器配置
三、仿真
1.顶层代码
2.仿真代码
四、仿真结果分析
总结
前言
随着制造工艺的不断发展，现场可编程逻辑门阵列（FPGA）的集成度越来越高，应用也越来越广，其中在对数字信号进行处理时必然要用到一些数学处理类的IP核。最近正在研究空域自适应抗干扰技术研究的FPGA硬件实现，其中不免要用到一些IP核，今天就从浮点数乘除法出发详细介绍一下vivado当中的Floating-point这个IP核吧，希望对各位的学习能起到一定的帮助作用。
提示：以下是本篇文章正文内容，均为作者本人原创，写文章实属不易，希望各位在转载时附上本文链接。
一、浮点数乘除法示例
为了后面仿真便于分析结果，在此我们就列举浮点数乘除法的例子，仿真时直接用下面的例子进行仿真，来验证仿真结果是否正确。
example：设浮点数a=32'b1100_0000_1101_0011_0011_0011_0011_0011，即a=-6.6，浮点数b=32'b0100_0001_0000_1100_1100_1100_1100_1101，即b=8.8，则a*b=32'b1100_0010_0110_1000_0101_0001_1110_1100，即a*b=-58.08，a/b=32'b1011_1111_0100_0000_0000_0000_0000_0000，即a/b=-0.75。
二、Floating-point IP核配置步骤
1.乘法器配置
1.首先配置Operation Selection界面，如图1所示。
图1 Operation Selection界面的配置
2.其次配置Precision of Inputs界面，如图2所示。
图2 Precision of Inputs 界面的配置
3.然后配置Optimizations界面，如图3所示。
图3 Optimizations 界面的配置
4.最后配置Interface Options界面，如图4所示。
图4 Interface Options 界面的配置
以上4个界面都配置完成后即可点击右下角OK按钮生成乘法器IP核。
2.除法器配置
在vivado中搜索Floating-point，找到该IP核后即可按照以下操作完成相应的配置。
1.首先配置Operation Selection界面，如图5所示。
图5 Operation Selection界面的配置
2.其次配置Precision of Inputs界面，如图6所示。
图6 Precision of Inputs 界面的配置
3.然后配置Optimizations界面，如图7所示。
图7 Optimizations 界面的配置
4.最后配置Interface Options界面，如图8所示。
图8 Interface Options 界面的配置
以上4个界面都配置完成后即可点击右下角OK按钮生成除法器IP核。
三、仿真
1.顶层代码
建立一个顶层模块，命名为float_mul_div，用来例化刚才生成的IP核。
代码如下：
`timescale 1ns / 1ps
//
// Company: cq university
// Engineer: clg
// Create Date: 2022/07/23 16:40:34
// Design Name:
// Module Name: float_mul_div
// Project Name:
// Target Devices:
// Tool Versions: 2017.4
// Description:
// Dependencies:
// Revision:1.0
// Revision 0.01 - File Created
// Additional Comments:
//
//
module float_mul_div(
input clk,
input a_tvalid,
input [31:0] a_tdata,
input b_tvalid,
input [31:0] b_tdata,
output mul_result_tvalid,
output [31:0] mul_result_tdata,
output div_result_tvalid,
output [31:0] div_result_tdata
);
float_multiply u1_float_multiply( //乘法器
.aclk(clk),
.s_axis_a_tvalid(a_tvalid),
.s_axis_a_tdata(a_tdata),
.s_axis_b_tvalid(b_tvalid),
.s_axis_b_tdata(b_tdata),
.m_axis_result_tvalid(mul_result_tvalid),
.m_axis_result_tdata(mul_result_tdata)
);
float_divide u1_float_divide( //除法器
.aclk(clk),
.s_axis_a_tvalid(a_tvalid),
.s_axis_a_tdata(a_tdata),
.s_axis_b_tvalid(b_tvalid),
.s_axis_b_tdata(b_tdata),
.m_axis_result_tvalid(div_result_tvalid),
.m_axis_result_tdata(div_result_tdata)
);
endmodule
2.仿真代码
建立一个仿真模块，命名为float_mul_div_tb，用来仿真刚才顶层模块例化的IP核。
代码如下：
`timescale 1ns / 1ps
//
// Company: cq university
// Engineer: clg
// Create Date: 2022/07/23 17:03:52
// Design Name:
// Module Name: float_mul_div_tb
// Project Name:
// Target Devices:
// Tool Versions: 2017.4
// Description:
// Dependencies:
// Revision:1.0
// Revision 0.01 - File Created
// Additional Comments:
//
//
module float_mul_div_tb();
reg clk;
reg a_tvalid;
reg [31:0] a_tdata;
reg b_tvalid;
reg [31:0] b_tdata;
wire mul_result_tvalid;
wire [31:0] mul_result_tdata;
wire div_result_tvalid;
wire [31:0] div_result_tdata;
float_mul_div u1_float_mul_div(
.clk(clk),
.a_tvalid(a_tvalid),
.a_tdata(a_tdata),
.b_tvalid(b_tvalid),
.b_tdata(b_tdata),
.mul_result_tvalid(mul_result_tvalid),
.mul_result_tdata(mul_result_tdata),
.div_result_tvalid(div_result_tvalid),
.div_result_tdata(div_result_tdata)
);
always #5 clk=~clk;
initial begin
clk=1'b0;
#15; a_tvalid<=1'b1;
a_tdata<=32'b1100_0000_1101_0011_0011_0011_0011_0011; //-6.6
b_tvalid<=1'b1;
b_tdata<=32'b0100_0001_0000_1100_1100_1100_1100_1101; //8.8
end
endmodule
四、仿真结果分析
仿真结果如图9所示，对比前面所列举浮点数乘除法的例子，可知该模块成功实现了浮点数的乘除法。
图9 仿真结果
总结
本次介绍了怎么使用vivado中的Floating-point IP核实现浮点数的乘除法。