verilog计数分频

clk_div.v

module clk_div
(
	input rst,
	input clk,
	input [31:0]max_count_value,
	output reg clk_o
);
reg [31:0]cnt;
always@(posedge clk or negedge clk)
begin
	if(rst==1'd0)
	begin
		clk_o<=1'd0;
		cnt<=0;
	end
	else 
	begin
	   if(cnt==max_count_value)
	       cnt<=1;
	   else
	       cnt<=cnt+1;
	   if(cnt==0 || cnt==max_count_value/2 || cnt==max_count_value)
		   clk_o<=~clk_o;
	end
end
endmodule

clk_div_tb.v

`timescale 1ns / 1ps //单位ns，精度ps

module tb_clk_div();

//输入
reg clk;
reg rst;

//输出
wire clk_o;

/*
比如用系统时钟生成串口波特率为115200的时钟，则Freq1为系统时钟频率，
Freq2=115200
*/
parameter Freq1=32'd100_000_000;
parameter Freq2=(Freq1*32'd2)/32'd3;

//实例化
clk_div u0(
.rst(rst),
.clk(clk),
.max_count_value(32'd2*Freq1/Freq2),
.clk_o(clk_o)
);

initial
begin
clk=1'd0;
rst=1'd0;
#20;//等待20ns，以完成复位
rst=1'd1;
end

//1s=10^3ms=10^6us=10^9ns
//f=100MHz=10^8Hz,T=10ns
always 
#5 clk=~clk; //每隔5ns时钟翻转，即周期为10ns的时钟信号

endmodule

仿真波形：