电子计时器Verilog代码远程云端平台Quartus

名称：电子计时器Verilog代码远程云端平台Quartus

软件：Quartus

语言：Verilog

代码功能：

电子计时器要求

同时可以用一个开关控制来记录三组时间并显示；

三组记录时间通过各自的开关可以控制其暂停和开始

数码管显示计时时间

本代码已在远程云端平台验证，远程云端平台如下，其他远程云端平台可以修改管脚适配：

部分代码展示:

`timescale 1ns / 1ps
//
// Company: 
// Engineer: 
// 
// Create Date: 2020/01/04 22:08:34
// Design Name: 
// Module Name: single_timer
// Project Name: 
// Target Devices: 
// Tool Versions: 
// Description: 
// 
// Dependencies: 
// 
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
// 
//
module single_timer(
input clk_100HZ,
inputrst_n,
inputtime_ctrl,//高电平保持，低电平计数
outputreg [1:0]time_min_ge,//分钟个位
outputreg [3:0]time_sec_shi,//秒十位
outputreg [3:0]time_sec_ge,//秒个位
outputreg [3:0]time_msec_shi,//毫秒十位
outputreg [3:0]time_msec_ge//毫秒个位
    );
reg [1:0]min;
reg [5:0]sec;
reg [6:0]msec;
always@(posedge clk_100HZ or negedge rst_n)begin
if(!rst_n)begin
min<=0;
sec    <=0;
msec    <=0;
end
else begin
if(time_ctrl)begin//高电平保持，低电平计数
min<=min;
sec    <=sec    ;
msec    <=msec    ;
end
else begin
if(msec==99)begin//毫秒
msec<=0;
if(sec==59)begin//秒
sec<=0;
if(min==1)begin//分钟
min<=0;
end
else begin
min<=min+1;//分钟
end
end
else begin
sec<=sec+1;//秒
end
end
else begin
msec<=msec+1;//毫秒
end
end
end
end
always@(posedge clk_100HZ or negedge rst_n)begin
if(!rst_n)begin
time_min_ge<=0;
time_sec_shi<=0;
time_sec_ge<=0;
time_msec_shi<=0;
time_msec_ge<=0;
end
else begin
time_min_ge<=min;//分钟个位
time_sec_shi<=sec/10;//秒十位
time_sec_ge<=sec%10;//秒个位
time_msec_shi<=msec/10;//毫秒十位
time_msec_ge<=msec%10;//毫秒个位
end
end
endmodule