「HDLBits题解」Module addsub

本专栏的目的是分享可以通过HDLBits仿真的Verilog代码 以提供参考 各位可同时参考我的代码和官方题解代码 或许会有所收益

题目链接：Module addsub - HDLBits

module top_module(
    input [31:0] a,
    input [31:0] b,
    input sub,
    output [31:0] sum
);
    wire [31:0] b1 ;
    wire [15:0] t1, t2 ; 
    wire cout1, cout2 ; 

    assign b1 = b ^ {32{sub}} ; 

    add16 u1(a[15:0], b1[15:0], sub, t1, cout1) ; 
    add16 u2(a[31:16], b1[31:16], cout1, t2, cout2) ; 

    assign sum = {t2, t1} ; 

endmodule