FPGA---新手常见问题(FPGA_Vivado_Error)

1，如何快速找到开发板的各个功能管脚？

1）查看用户手册

2）网站查找开发板引脚信息表（主板引脚信息）

3）相关论坛帖子

2，生成bit文件不成功怎么办，问题原因和解决方法，以及例外解决方法？

【错误现象】

[DRC NSTD-1] Unspecified I/O Standard: 4 out of 4 logical ports use I/O standard (IOSTANDARD) value 'DEFAULT', instead of a user assigned specific value. This may cause I/O contention or incompatibility with the board power or connectivity affecting performance, signal integrity or in extreme cases cause damage to the device or the components to which it is connected. To correct this violation, specify all I/O standards. This design will fail to generate a bitstream unless all logical ports have a user specified I/O standard value defined. To
allow bitstream creation with unspecified I/O standard values (not recommended), use this command: set_property SEVERITY {Warning} [get_drc_checks NSTD-1].  NOTE: When using the Vivado Runs infrastructure (e.g. launch_runs Tcl command), add this command to a .tcl file and add that file as a pre-hook for write_bitstream step for the implementation run. Problem ports: a, b, out, and sel.
[DRC UCIO-1] Unconstrained Logical Port: 4 out of 4 logical ports have no user assigned specific location constraint (LOC). This may cause I/O contention or incompatibility with the board power or connectivity affecting performance, signal integrity or in extreme cases cause damage to the device or the components to which it is connected. To correct this violation, specify all pin locations. This design will fail to generate a bitstream unless all logical ports have a user specified site LOC constraint defined.  To allow bitstream creation with unspecified pin locations (not recommended), use this command: set_property SEVERITY {Warning} [get_drc_checks UCIO-1].  NOTE: When using the Vivado Runs infrastructure (e.g. launch_runs Tcl command), add this command to a .tcl file and add that file as a pre-hook for write_bitstream step for the implementation run.  Problem ports: a, b, out, and sel.

【问题原因】

此种情况发生在对一个工程进行编译后生成bitstream时，如果没有给工程添加IO约束，那么整个工程生成的bitstream就没有任何意义，所以生成bitstream的时候就会报该错误并生成失败。

【解决方法】

认真仔细检查管脚信息，看是否有对应管脚没有指定位置，和电平信息，然后再根据实际的物理电路加入合理且正确的IO约束后，再次编译生成bitstream。

【例外情况】

但是假如工程就是有些信号暂时没法指定管脚呢，比如顶层设计端口包含串口，LED、按键，此时只想验证按键和串口，LED由于当前硬件限制没有对应的物理电路，没法确定管脚。这种情况可以使用一句脚本语言来暂时忽略该限制。只需要在创建的tcl文件中输入下述内容即可：

set_property SEVERITY {Warning} [get_drc_checks NSTD-1]
set_property SEVERITY {Warning} [get_drc_checks RTSTAT-1]
set_property SEVERITY {Warning} [get_drc_checks UCIO-1]

3，仿真顶层设置错误导致的波形问题？（仿真顶层设置错误导致波形位置或者高阻态）

【问题描述】

【问题原因】

仿真的顶层设置错误。VIVADO的Source仿真sim文件夹下方，有包含tb文件的工程架构，这个工程架构是由例化的层级关系而唯一决定的，并不是真正的仿真运行架构。

虽然有时候我们进行设计只需要对工程顶层进行仿真即可，但是不排除有时候需要单独对各个子模块进行仿真，然后再对整个工程进行仿真的需求。真实的仿真起点，是以品字型的带绿点的文件为起点的。VIVADO并不能准确识别设计者是需要顶层仿真还是局部模块仿真，所以品字型带绿点的符号，会放在一个不特定的文件前方。

【解决方法】

VIVADO在设计时，考虑到了仿真起点的不同需求，因此，设计者需要告诉VIVADO，设计的仿真起点是哪个文件，这次仿真，是一次整个工程的仿真还是一次局部模块的仿真。如果是整个工程的仿真，需要确认顶层的tb文件set_as_top,如果是局部模块的仿真，需要确认局部模块的仿真tb文件set_as_top。右键选择需要设置完顶层的仿真顶层后，即设置完set_as_top后，带绿色点的品字型符号，就会自动跳转到该tb文件的前方，此时如果开始仿真，则该tb文件，就是仿真的起点和顶层。和品字型文件顶层或以其为顶层的仿真架构无关的模块和信号，则不会参与此次仿真。

可以看到mux2_tb已经设置set_as_top 然后重新运行仿真即可

4，如何关闭已经开始运行的仿真？

5，修改了源码 如何重新仿真？

右击 Run Simulation  然后Relaunching simulation(关闭当前仿真 然后对源文件重新编译)

6，如何添加子模块信号到仿真查看波形？

如果只想查看此模块下的部分信号，则：

然后Relaunch Simulation按键

就可以看到新添加的波形了

7，如何对仿真波形进行分组？

可以看到合成了一组

点击展开就可以看到里面信号

8，仿真报错怎么办？

、

实际错误在16行  少了一个分号；

或者查找日志文件xvlog.log  查看具体信息

从文往后看  先看第一个错误，逐步解决（后面的错误有可能是由于第一个错误导致引起的）

当错误解决后可以看到错误提示信息依然在------->原因是他的报错信息不会自动删除，需要我们手动删除，清除掉就可以了