大学实验课设无忧 ------ 基于FPGA动态数码管数字时钟

一、 前言

动态数码管显示是FPGA开发中常见的应用场景之一，尤其在数字时钟、计数器等设计中广泛应用。本文将介绍如何使用FPGA实现一个基于动态数码管的数字时钟，能够显示时、分、秒。该设计基于Xilinx FPGA开发板，使用Verilog HDL编写代码，适合初学者学习和参考。

二、 设计思路

本设计分为以下主要模块：

1. 时钟分频模块：将系统时钟分频为1Hz信号，用于计时或符合设计需求的频率。

2. 动态扫描模块：控制数码管的动态扫描显示。

3. 控制模块：实现时、分、秒的计数功能；倒计时led闪烁；暂停功能。

4. 数码管显示模块：将时间数据转换为数码管段选信号，以及数码管位选扫描。

三、 代码实现

顶层：

`timescale 1ns / 1ps
//
// Engineer: FPGA-CAT
// 
// Create Date: 2025/02/16 18:30:22
// Design Name: dig_clock
// 
// CSDN link:https://blog.csdn.net/weixin_46091100?spm=1010.2135.3001.5343
///
module dig_clock(
  input clk ,
  input rst ,
  input start,//开始
  
  output [5:0]  dig_sel,   //数码管位选
  output [7:0]  dig_led0,  //数码管段选
  output [7:0]