makefile经典实例

makefile实例

【转载，非常不错的一篇博文，循序渐进，简单易懂】

假设我们有下面这样的一个程序,源代码如下: 
/* main.c */ 
#include <mytool1.h> 
#include <mytool2.h> 

int main(int argc,char **argv) 
{ 
mytool1_print("hello"); 
mytool2_print("hello"); 
} 

/* mytool1.h */ 
#ifndef _MYTOOL_1_H 
#define _MYTOOL_1_H 

void mytool1_print(char *print_str); 

#endif 

/* mytool1.c */ 
#include <mytool1.h> 
void mytool1_print(char *print_str) 
{ 
printf("This is mytool1 print %s\n",print_str); 
} 

/* mytool2.h */ 
#ifndef _MYTOOL_2_H 
#define _MYTOOL_2_H 

void mytool2_print(char *print_str); 

#endif 

/* mytool2.c */ 
#include <mytool2.h> 
void mytool2_print(char *print_str) 
{ 
printf("This is mytool2 print %s\n",print_str); 
} 


当然由于这个程序是很短的我们可以这样来编译 
gcc -c main.c -I. 
gcc -c mytool1.c -I. 
gcc -c mytool2.c -I. 
gcc -o main main.o mytool1.o mytool2.o 
因为我们在程序中使用了我们自己的2个头文件,而在包含这2个头文件的时候,我们使用的是<> 这样编译器在编译的时候会去系统默认的头文件路径找我们的2个头文件,由于我们的2个头文件不在系统能够的缺省路径下面,所以我们自己扩展系统的缺省路径,为此我们使用了-I.选项,表示将系统缺省的头文件路径扩展到当前路径. 

这样的话我们也可以产生main程序,而且也不是很麻烦.但是考虑一下如果有一天我们修改了其中的一个文件(比如说mytool1.c)那么我们难道还要重新输入上面的命令?也许你会说,这个很容易解决啊,我写一个SHELL脚本,让她帮我去完成不就可以了.是的对于这个程序来说,是可以起到作用的.但是当我们把事情想的更复杂一点,如果我们的程序有几百个源程序的时候,难道也要编译器重新一个一个的去编译? 
为此,聪明的程序员们想出了一个很好的工具来做这件事情,这就是make.我们只要执行一下make,就可以把上面的问题解决掉.在我们执行make之前,我们要先编写一个非常重要的文件.--Makefile.对于上面的那个程序来说,可能的一个Makefile的文件是: 

# 这是上面那个程序的Makefile文件 
main:main.o mytool1.o mytool2.o 
gcc -o main main.o mytool1.o mytool2.o 
main.o:main.c mytool1.h mytool2.h 
gcc -c main.c -I. 
mytool1.o:mytool1.c mytool1.h 
gcc -c mytool1.c -I. 
mytool2.o:mytool2.c mytool2.h 
gcc -c mytool2.c -I. 

有了这个Makefile文件,不管我们什么时候修改了源程序当中的什么文件,我们只要执行make命令,我们的编译器都只会去编译和我们修改的文件有关的文件,其它的文件她连理都不想去理的. 
下面我们学习Makefile是如何编写的. 
在Makefile中也#开始的行都是注释行.Makefile中最重要的是描述文件的依赖关系的说明.一般的格式是: 

target: components 
TAB rule 

第一行表示的是依赖关系.第二行是规则. 

main:main.o mytool1.o mytool2.o 
表示我们的目标(target)main的依赖对象(components)是main.o mytool1.o mytool2.o 当倚赖的对象在目标修改后修改的话,就要去执行规则一行所指定的命令.就象我们的上面那个Makefile第三行所说的一样要执行 gcc -o main main.o mytool1.o mytool2.o 注意规则一行中的TAB表示那里是一个TAB键
Makefile有三个非常有用的变量.分别是$@,$^,$<代表的意义分别是: 
$@--目标文件,$^--所有的依赖文件,$<--第一个依赖文件. 
如果我们使用上面三个变量,那么我们可以简化我们的Makefile文件为: 
# 这是简化后的Makefile 
# 记得我们的优化和警告选项吗? 
main:main.o mytool1.o mytool2.o 
gcc -O2 -o $@ $^ 
main.o:main.c mytool1.h mytool2.h 
gcc -O2 -Wall -c $< -I. 
mytool1.o:mytool1.c mytool1.h 
gcc -O2 -Wall -c $< -I. 
mytool2.o:mytool2.c mytool2.h 
gcc -O2 -Wall -c $< -I. 

经过简化后我们的Makefile是简单了一点,不过人们有时候还想简单一点(唉,看来程序员都是大懒鬼哦 ^_^). 为此make又有了一些缺省的规则 
这里我们学习一个Makefile的缺省规则 

.c.o: 
     gcc -c $< 

这个规则表示所有的 .o文件都是依赖与其相应的.c文件的.例如mytool.o依赖于mytool.c这样Makefile还可以变为: 
# 这是再一次简化后的Makefile 
main:main.o mytool1.o mytool2.o 
gcc -o $@ $^ 
.c.o: 
     gcc -c $< -I.

如果你还是嫌这样太麻烦的话,我们还可以进行一些简化工作.为此我们来学习一下Makefile的一些缺省的宏定义 Makefile一般有很多很多的宏,我们这里只是学习几个常用的宏. 
CC 表示我们的编译器名称,缺省值为cc. 
CFLAGS 表示我们想给编译器的编译选项 
LDLIBS 表示我们的在编译的时候编译器的连接库选项.(我们的这个程序中还用不到这个选项) 
使用了上面的宏后我们的Makefile可以是 


CC=gcc 
CFLAGS=-g -Wall -O2 -I. 
main:main.o mytool1.o mytool2.o 
.c.o:

     CC CFLAGS $<

好了,我们的Makefile 也差不多了,可以输入make -f Makefile来运行Makefile文件。如果想知道更多的关于Makefile规则可以查看相应的文档. 使用(man make 或者是info make)

其实，对于小的工程可以自己建立   MAKEFILE   ，要是大的工程的话，最好使用AUTOMAKE   等工具，相当方便。

来自:  http://hi.baidu.com/liuzhiliangliang/blog/item/52a1f13d05abdcc19e3d6277.html