开漏（open drain）和开集（open collector）的概念

在电路设计时我们常常遇到开漏（open drain）和开集（open collector）的概念。

所谓开漏电路概念中提到的“漏”就是指MOSFET的漏极。同理，开集电路中的“集”就是指三极管的集电极。开漏电路就是指以MOSFET的漏极为输出的电路。一般的用法是会在漏极外部的电路添加上拉电阻。完整的开漏电路应该由开漏器件和开漏上拉电阻组成。如图1所示：

 

组成开漏形式的电路有以下几个特点：

1.         利用外部电路的驱动能力，减少IC内部的驱动。当IC内部MOSFET导通时，驱动电流是从外部的VCC流经R pull-up ，MOSFET到GND。IC内部仅需很下的栅极驱动电流。如图：

 

2.         可以将多个开漏输出的Pin，连接到一条线上。形成“与逻辑”关系。如图1，当PIN_A、PIN_B、PIN_C任意一个变低后，开漏线上的逻辑就为0了。这也是I2C，SMBus等总线判断总线占用状态的原理。

3.         可以利用改变上拉电源的电压，改变传输电平。如图2, IC的逻辑电平由电源Vcc1决定，而输出高电平则由Vcc2决定。这样我们就可以用低电平逻辑控制输出高电平逻辑了。

4.         开漏Pin不连接外部的上拉电阻，则只能输出低电平。

5.         标准的开漏脚一般只有输出的能力。添加其它的判断电路，才能具备双向输入、输出的能力。

应用中需注意：
1。   开漏和开集的原理类似，在许多应用中我们利用开集电路代替开漏电路。例如，某输入Pin要求由开漏电路驱动。则我们常见的驱动方式是利用一个三极管组成开集电路来驱动它，即方便又节省成本。如图3。
2。  上拉电阻R pull-up的阻值决定了逻辑电平转换的沿的速度。阻值越大，速度越低功耗越小。反之亦然。

  Push-Pull输出就是一般所说的推挽输出，在CMOS电路里面应该较CMOS输出更合适，因为在CMOS里面的push－pull输出能力不可能做得双极那么大。输出能力看IC内部输出极N管P管的面积。和开漏输出相比，push－pull的高低电平由IC的电源低定，不能简单的做逻辑操作等。push－pull是现在CMOS电路里面用得最多的输出级设计方式。 

 

 

当然open drain也不是没有代价，这就是输出的驱动能力很差。输出的驱动能力很差的说法不准确，驱动能力取决于IC中的末级晶体管功率。OD只是带来上升沿的延时，因为上升沿是通过外接上拉无源电阻对负载充电的，当电阻选择小时延时就小、但功耗大，反之延时大功耗小。OPEN DRAIN提供了灵活的输出方式，但也是有代价的，如果对延时有要求，建议用下降沿输出。

 

 

电阻小延时小的前提条件是电阻选择的原则应在末级晶体管功耗允许范围内，有经验的设计者在使用逻辑芯片时，不会选择1欧姆的电阻作为上拉电阻。在脉冲的上升沿电源通过上拉无源电阻对负载充电，显然电阻越小上升时间越短，在脉冲的下降沿，除了负载通过有源晶体管放电外，电源也通过上拉电阻和导通的晶体管对地 形成通路，带来的问题是芯片的功耗和耗电问题。电阻影响上升沿，不影响下降沿。如果使用中不关心上升沿，上拉电阻就可选择尽可能的大点，以减少对地通路的 电流。如果对上升沿时间要求较高，电阻大小的选择应以芯片功耗为参考。

 

一.什么是OC、OD

集电极开路门(集电极开路 OC 或源极开路OD)
open-drain是漏极开路输出的意思，相当于集电极开路(open-collector)输出，即ttl中的集电极开路（oc）输出。一般用于线或、线与，也有的用于电流驱动。
open-drain是对mos管而言，open-collector是对双极型管而言，在用法上没啥区别。

 

 

二.什么是线或逻辑与线与逻辑？

 线与逻辑，即两个输出端（包括两个以上）直接互连就可以实现“AND”的逻辑功能。在总线传输等实际应用中需要多个门的输出端并联连接使用，而一般TTL门输出端并不能直接并接使用，否则这些门的输出管之间由于低阻抗形成很大的短路电流（灌电流），而烧坏器件。在硬件上，可用OC门或三态门（ST门）来实现。用OC门实现线与，应同时在输出端口应加一个上拉电阻。
 三态门（ST门）主要用在应用于多个门输出共享数据总线，为避免多个门输出同时占用数据总线，这些门的使能信号（EN）中只允许有一个为有效电平（如高电平），由于三态门的输出是推拉式的低阻输出，且不需接上拉（负载）电阻，所以开关速度比 OC门快，常用三态门作为输出缓冲器。

 

 在一个结点(线)上, 连接一个上拉电阻到电源 VCC 或 VDD 和 n 个 NPN 或 NMOS 晶体管的集电极 C 或漏极 D, 这些晶体管的发射极 E 或源极 S 都接到地线上, 只要有一个晶体管饱和, 这个结点(线)就被拉到地线电平上.
 因为这些晶体管的基极注入电流(NPN)或栅极加上高电平(NMOS), 晶体管就会饱和, 所以这些基极或栅极对这个结点(线)的关系是或非 NOR 逻辑. 如果这个结点后面加一个反相器, 就是或 OR 逻辑.

注：个人理解：线与，接上拉电阻至电源。(~A)&(~B)=~(A+B)，由公式较容易理解线与此概念的由来 ；

 如果用下拉电阻和 PNP 或 PMOS 管就可以构成与非 NAND 逻辑, 或用负逻辑关系转换与/或逻辑.

注：线或，接下拉电阻至地。(~A)+(~B)=~(AB);
 这些晶体管常常是一些逻辑电路的集电极开路 OC 或源极开路 OD 输出端. 这种逻辑通常称为线与/线或逻辑, 当你看到一些芯片的 OC 或 OD 输出端连在一起, 而有一个上拉电阻时, 这就是线或/线与了, 但有时上拉电阻做在芯片的输入端内. 顺便提示如果不是 OC 或 OD 芯片的输出端是不可以连在一起的, 总线 BUS 上的双向输出端连在一起是有管理的, 同时只能有一个作输出, 而其他是高阻态只能输入.

 

三.什么是推挽结构
 一般是指两个三极管分别受两互补信号的控制,总是在一个三极管导通的时候另一个截止.要实现线与需要用OC(open collector)门电路 .如果输出级的有两个三极管，始终处于一个导通、一个截止的状态，也就是两个三级管推挽相连，这样的电路结构称为推拉式电路或图腾柱（Totem-pole）输出电路。

【图见书】

 当输出低电平时，也就是下级负载门输入低电平时，输出端的电流将是下级门灌入T4；当输出高电平时，也就是下级负载门输入高电平时，输出端的电流将是下级门从本级电源经 T3、D1 拉出。这样一来，输出高低电平时，T3 一路和 T4 一路将交替工作，从而减低了功耗，提高了每个管的承受能力。又由于不论走哪一路，管子导通电阻都很小，使RC常数很小，转变速度很快。因此，推拉式输出级既提高电路的负载能力，又提高开关速度。供你参考。
 推挽电路是两个参数相同的三极管或MOSFET,以推挽方式存在于电路中,各负责正负半周的波形放大任务,电路工作时，两只对称的功率开关管每次只有一个导通，所以导通损耗小效率高。输出既可以向负载灌电流，也可以从负载抽取电流

 

推挽电路适用于低电压大电流的场合，广泛应用于功放电路和开关电源中。
它的优点是：结构简单，开关变压器磁芯利用率高，推挽电路工作时，两只对称的功率开关管每次只有一个导通，所以导通损耗小。
缺点是：变压器带有中心抽头，而且开关管的承受电压较高；由于变压器原边漏感的存在，功率开关管关断的瞬间，漏源极会产生较大的电压尖峰，另外输入电流的纹波较大，因而输入滤波器的体积较大。

 

 

 

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一些基本概念

 

 

 

锁存器：输出端的状态不会随输入端的状态变化而变化，只有在有锁存信号时输入的状态被保存到输出，直到下一个锁存信号。通常只有0和1两个值。典型的逻辑电路是D触发器。

缓冲器：多用在总线上，提高驱动能力、隔离前后级，缓冲器多半有三态输出功能。三态缓冲器就是典型的线与逻辑器件，可允许多个器件挂在一条总线上，当然OC输出也可用在线与逻辑应用上。

 

 

 

建立时间和保持时间

　

 

图1

 建立时间（setup time）是指在触发器的时钟信号上升沿到来以前，数据稳定不变的时间，如果建立时间不够，数据将不能在这个时钟上升沿被打入触发器；保持时间（hold time）是指在触发器的时钟信号上升沿到来以后，数据稳定不变的时间，如果保持时间不够，数据同样不能被打入触发器。如图1。

 数据稳定传输必须满足建立和保持时间的要求，当然在一些情况下，建立时间和保持时间的值可以为零。 PLD/FPGA开发软件可以自动计算两个相关输入的建立和保持时间（如图2）

 

竞争、冒险、毛刺

 

竞争: 在组合逻辑电路中，某个输入变量通过两条或两条以上的途径传到输出端，由于每条途径延迟时间不同，到达输出门的时间就有先有后，这种现象称为竞争。把不会产生错误输出的竞争的现象称为非临界竞争。把产生暂时性的或永久性错误输出的竞争现象称为临界竞争。

 

冒险：是指数字电路中某个瞬间出现了非预期信号的现象。“1”冒险是由一个变量的原变量和反变量同时加到与门输入端造成的。“0”冒险是由一个变量的原变量和反变量同时加到一个或门输入端造成的。

 

判别方法：

1代数法：逻辑函数表达式中，若某个变量同时以原变量和反变量两种形式出现，就具备了竞争条件。去掉其它变量，留下有竞争能力的变量，如果表达式为：F=A+/A,就会产生“0”冒险；F=A*/A，就会产生“1”冒险。

2卡诺图法: 只要在卡诺图中存在两个相切但不相交的圈（“0”冒险是1构成的圈，“1”冒险是0构成的圈），就会产生冒险。

 

消除方法：

1修改设计法: 1代数法，在产生冒险现象的逻辑表达式上，加上冗余项或乘上冗余因子；2卡诺图法，将卡诺图中相切的圈用一个多余的圈连接起来。

2选通法: 在电路中加入选通信号，在输出信号稳定后，选通允许输出，从而产生正确输出。

滤出法: 由于冒险脉冲是一个非常窄的脉冲，一二可以在输出端接一个几百微法的电容，，将其滤出掉。

 

 

 

组合逻辑电路的险象仅在信号状态改变的时刻出现毛刺，这种冒险是过渡性的，它不会使稳态值偏离正常值，但在时序电路中，冒险是本质的，可导致电路的输出值永远偏离正常值或者发生振荡。
　　组合逻辑电路的冒险是过渡性冒险，从冒险的波形上，可分为静态冒险和动态冒险。
　　输入信号变化前后，输出的稳态值是一样的，但在输入信号变化时，输出信号产生了毛刺，这种冒险是静态冒险。若输出的稳态值为0，出现了正的尖脉冲毛刺，称为静态0险象。若输出稳态值为1，出现了负的尖脉冲毛刺，则称为静态1冒险。
　　输入信号变化前后，输出的稳态值不同，并在边沿处出现了毛刺，称为动态险象（冒险）。
　　从引起冒险的具体原因上，冒险可以分为函数冒险和逻辑冒险。函数冒险是逻辑函数本身固有的，当多个输入变量发生变化时，常常会发生逻辑冒险。避免函数冒险的最简单的方法是同一时刻只允许单个输入变量发生变化，或者采用取样的办法。
　　单个输入变量改变时，不会发生函数冒险，但电路设计不合适时，仍会出现逻辑冒险。通过精心设计，修改电路的结构，可以消除逻辑冒险。

 

PLD内部毛刺产生的原因

我们在使用分立元件设计数字系统时，由于PCB走线时，存在分布电感和电容，所以几纳秒的毛刺将被自然滤除，而在PLD内部决无分布电感和电容，所以在PLD/FPGA设计中，竞争和冒险问题将变的较为突出。