xilinx_modelsim仿真错误1

  在仿真DDR3核时,用modelsim编译时会出现下面错误

Error:can't read "env(XILINX)":no such variable

原因:在.do文件中指定的glbl.v文件的路径不对vlog  -incr $env(XILINX)/verilog/src/glbl.v 这个是相对路径

措施:glbl.v文件在ISE安装目录下ISE/verilog/src/下面,在.do文件中需要指定这个路径,vlog D:/Xilinx/14.7/ISE_DS/ISE/verilog/src/glbl.v

 

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