锁相环的原理和应用

PLL(Phase Locked Loop)： 为锁相回路或 锁相环 ,用来统一整合时脉讯号,使内存能正确的存取资料。PLL用于 振荡器 中的反馈技术。
　　锁相环是一种 反馈电路 ，其作用是使得电路上的时钟和某一外部时钟的相位同步。PLL通过比较外部信号的相位和由压控 晶振 （VCXO）的相位来实现同步的，在比较的过程中， 锁相环电路 会不断根据外部信号的相位来调整本地晶振的时钟相位，直到两个信号的相位同步。
　　在 数据采集系统 中，锁相环是一种非常有用的同步技术，因为通过锁相环，可以使得不同的 数据采集 板卡共享同一个采样时钟。因此，所有板卡上各自的本地80MHz和20MHz时基的相位都是同步的，从而采样时钟也是同步的。因为每块板卡的采样时钟都是同步的，所以都能严格地在同一时刻进行数据采集。

　　通过锁相环同步多块板卡的采样时钟所需要的编程技术会根据您所使用的硬件板卡的不同而不同。对于基于PCI总线的产品（M系列数据采集卡，PCI数字化仪等），所有的同步都是通过RTSI总线上的时钟和触发线来实现的；这时，其中一块版板卡会作为主卡并且输出其内部时钟，通过RTSI线，其他从板卡就可以获得这个用于同步的时钟信号，对于基于PXI总线的产品，则通过将所有板卡的时钟于PXI内置的10MHz背板时钟同步来实现锁相环同步的。