【verilog】在同一个 always 块中写了多个“看起来独立”的 if / if-else，到底谁先谁后，怎么执行？会不会冲突？
问题本质在一个always@(posedgeclk)块中，所有的代码都是顺序执行的。但这不意味着它就像软件一样“一条一条执行”，因为最终是电路！电路是并行存在的！Verilog是硬件描述语言（HDL），你写的if看起来像判断语句，实际上是用来描述硬件行为的。比如赋值，就是描述电路连线和寄存器触发器之间的连接与更新方式。例子一：多个if控制不同变量（并行）always@(posedgeclk)beg