相位差

用ModelSim仿真PLL模块

模块：从上面图中可以看出：我的FPGA输入时钟是20MHZ，该PLL有三个输出，其中C0：5倍频，100MHZC1：1倍频，20MHZC2：5倍频，100MHZ，同时相对于C0延时2ns，也就是72度的相位差
sdvch·2013-05-10 09:00

PLL(Phase Locked Loop)锁相环

锁相环在工作的过程中，当输出信号的频率与输入信号的频率相等时，输出电压与输入电压保持固定的相位差值，即输出电压与输入电压的相位被锁住，这就是锁
wangyoufeng8889·2013-03-21 19:00

变压器组别---jinn 整理

根据高、低压绕组线电势相位差，确定联结组别的标号。
jinn3·2012-04-09 22:00

用ModelSim仿真PLL模块

模块：从上面图中可以看出：我的FPGA输入时钟是20MHZ，该PLL有三个输出，其中C0：5倍频，100MHZC1：1倍频，20MHZC2：5倍频，100MHZ，同时相对于C0延时2ns，也就是72度的相位差
ruby97·2012-03-12 16:00

运放震荡自激原因及解决办法

其中A为开环增益，F为反馈系数，AF为环路增益A(开环增益)=Xo/Xi           F(反馈系数)=Xf/Xo  运放震荡自激的原因：1、环路增益大于1  (|AF|》1)2、反馈前后信号的相位差在
zyboy2000·2011-07-10 21:00

[导入]基本电子概念

基本电子概念基本电子概念[电流]  [电压]  [电阻]  [欧姆定律]  [电源]  [负载]  [电路]  [电动势][周期]  [频率]  [电容]  [容抗]  [电感]  [感抗]  [阻抗]  [相位]  [相位差
学习博客·2010-10-09 10:00

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wangdetian168·2010-10-09 10:00

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学习博客·2010-09-30 12:00

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wangdetian168·2010-09-30 12:00

jitter，skew和slide

一传统上的jitter和skewjitter是时钟的频率的抖动skew指时钟的相位差更确切的说jitter是指的一个时钟周期长度和另一个时钟周期长度的差别,比如说前一个时刻高电平和低电平时间是10ns而下一个时刻高低电平时间是
ren911·2010-07-09 23:00

mini2440的TEST CLOCK设置

如串口U32UCLK;  //用于USB设备2锁相环    锁相环是个相位误差控制系统，它比较输入信号和压控振荡器输出信号之间的相位差，从而产生误差控制电压来控制压控振荡器的频率，以达到与输入信号同
garby2004·2009-09-28 14:00

锁相环？

为无线电发射中使频率较为稳定的一种方法,主要有VCO(压控振荡器)和PLLIC,压控振荡器给出一个信号,一部分作为输出,另一部分通过分频与PLLIC所产生的本振信号作相位比较,为了保持频率不变,就要求相位差不发生改变
Chenah·2009-09-27 12:00

如何使用旋转编码开关(Rotary Encoder switch)

RotaryEncoder开关.它具有左转,右转,按下三个功能.为了使刚接触这种开关的朋友了解旋转开关的编程.我介绍下它的原理和使用方法:1.原理,  左转和右转的判别是难点,留意这种开关左转和右转时两个输出脚有个相位差
denjackson·2006-07-10 16:00

关于82C54计数器的程序设计

AB相相差90度的相位差，用来辨识转动方向；Z相每转动一圈产生一个脉冲。本实例是用的PM511P多功能数据采集板/*82C54计数器的初始化，
flylonginsky·2005-07-16 17:00
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