【数字系统】时序逻辑电路设计:异步复位D触发器/十进制计数器/分频器 Quartus II 环境/Verilog HDL语言/编程+仿真+开发板/FPGA/CPLD/EDA
一、实验要求1.理解触发器和计数器的概念。2.完成触发器(D型)、计数器(递增、递减)以及层次化特征的低频计数器的设计、仿真与实现。二、实验过程步骤1、设计模块1:异步复位的D触发器d_ffa.模块功能要求在数字电路中,异步复位的上升沿D触发器的逻辑电路符号如下图所示,其功能表如下表所示。其工作原理为:只要复位控制端口的信号有效(为0),D触发器就会立即进行复位操作,与时钟信号无关。当复位端置1时