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axi_master
一个简单的用户接口转axi lite接口读写BRAM的例子
首先借用开源的
axi_master
模块,首先我用XHDL工具把VHDL转成了Verilog,并将其打包成了IP,名为axi_lite_master_vlog_v1_0。
请叫我冻冻
·
2020-08-05 13:52
FPGA
verilog
axi
lite
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