如何使用Formal SEC证明设计手动插入的clock gating cell没有引入功能问题?
基于FormalSEC的时钟门控验证技术是一个非常高效,但是并不是每个芯片工程师都使用过技术。很多公司的流程可能也不涉及。设计手动插入clockgating的目的是通过关闭闲置电路的时钟来降低功耗(可能是拿内部一些vld信号作为唤醒信号,或者使用某个featureen信号),但验证其正确性极为复杂。传统仿真难以覆盖所有场景,尤其是时序边界或逻辑组合问题,可能导致功能错误或功耗异常。如果唤醒信号有几