core-v-verif

core-v-verif系列之lib＜53＞

UVM环境介绍HEADcommitID：1f968ef//Copyright2020OpenHWGroup//Copyright2020DatumTechnologyCorporation//Copyright2020SiliconLabs,Inc.////LicensedundertheSolderpadHardwareLicence,Version2.0(the"License");//you
CDerL·2025-05-08 17:00

core-v-verif系列之lib＜50＞

UVM环境介绍HEADcommitID：1f968ef1.core-v-verif/lib/uvm_agents/uvma_cvxif/src/uvma_cvxif_assert.sv//Copyright2021ThalesDISdesignservicesSAS////LicensedundertheSolderpadHardwareLicence,Version2.0(the"License
CDerL·2025-05-07 08:39

core-v-verif系列之lib＜49＞

UVM环境介绍HEADcommitID：1f968ef1.core-v-verif/lib/uvm_agents/uvma_cvxif/src/comps/uvma_cvxif_mon.sv//Copyright2021ThalesDISdesignservicesSAS////LicensedundertheSolderpadHardwareLicence,Version2.0(the"Lice
CDerL·2025-05-06 07:03

core-v-verif系列之lib＜45＞

core-v-verif系列之lib＜45＞UVM环境介绍HEADcommitID：1f968ef1.core-v-verif/lib/uvm_agents/uvma_clknrst/seq/uvma_clknrst_base_seq.sv
CDerL·2025-05-04 19:43

core-v-verif系列之lib＜30＞

UVM环境介绍HEADcommitID：1f968ef1.core-v-verif/lib/uvm_agents/uvma_axi5/src/uvma_axi_amo_assert.sv//Copyright2022ThalesDISSAS////LicensedundertheSolderpadHardwareLicence,Version2.0(the"License");//youmayno
CDerL·2025-04-27 10:03

core-v-verif系列之cv32e40p UVM环境介绍＜16＞

UVM环境介绍HEADcommitID：1f968ef1.tb/core/dp_ram.sv//DVTLINTERwaiversarefinebecausethisisnotaUVMcomponent.//@DVT_LINTER_WAIVER_START"MT20210811_0"disableSVTB.29.1.3.1,SVTB.29.1.7moduledp_ram#(parameterADDR
CDerL·2025-04-11 17:39

core-v-verif系列之cv32e40p UVM环境介绍＜14＞

UVM环境介绍HEADcommitID：1f968ef1.tb/core/tb_riscv/riscv_random_interrupt_generator.sv////////Author:[email protected]////////Additionalcontributionsby:DavideSchiavone-pschiavo@ii
CDerL·2025-04-10 12:08

core-v-verif系列之cv32e40p UVM环境介绍＜11＞

UVM环境介绍HEADcommitID：1f968ef1.regress/cv32e40p_full_covg_no_pulp.yaml#YAMLfiletospecifyaregressiontestlist#NotethattheCOREV=YESissetforalltestsinthisregression.#ThismeansyouneedtohaveatoolchainatCOREV_
CDerL·2025-04-09 15:47

core-v-verif系列之cva6 verilator Model编译

编译命令单个case执行日志Wed,19Mar202511:18:28DEBUGmkdir-p/cva6/verif/sim/out_2025-03-19-5966/directed_testsWed,19Mar202511:18:28DEBUGWed,19Mar202511:18:28INFOCompilingtest:/cva6/verif/tests/riscv-arch-test/risc
CDerL·2025-03-25 03:03

core-v-verif系列之cva6 cva6.py执行示例(1)

执行命令bashverif/regress/dv-riscv-arch-test.shbashverif/regress/dv-riscv-arch-test.sh备注，这里我们设置了环境变量exportRISCV=RISCV_TOOLSexportDV_SIMULATORS=veri-testharness,spikeexportNUM_JOBS=$(nproc)执行输出日志[install-v
CDerL·2025-03-24 22:55

core-v-verif系列之cva6 cva6.py (5)

cva6.pycva6.py文件是一个用于CORE-VCVA6项目的RISC-V随机指令生成器的回归测试脚本。它负责设置、编译和运行RISC-V指令集模拟器（ISS）和RTL模拟器的测试。以下是主要功能及其作用：SeedGen类：生成测试迭代的伪随机种子。get_generator_cmd：根据提供的模拟器和配置文件设置编译和模拟指令生成器的命令。parse_iss_yaml：解析ISS的YAML
CDerL·2025-03-18 08:16
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