veirlog

Verilog的端口连接规则

veirlog中的端口类型inputoutputinout,所有的端口在声明时都默认为wire类型。reg本质是存储器，有寄存功能wire
老师好，我是刘同学·2022-10-02 07:53

Veirlog 学习记录(1) ，十(多)进制可加计数器的实现

最近在学校上FPGA这门课，课上做了一些小实验，现在记录一下。我用的软件是vivado2015.4代码如下：moduleM10_counter(inputEN,//使能端inputCP,//时钟inputRd,//清零outputregCout,//进位outputreg[3:0]Q//输出);always@(posedgeCP,negedgeRd)if(~Rd)Q<=4'b0000;//异步清零
尤利乌斯.X·2020-08-22 23:51

Vscode自动生成verilog例化

前言veirlog模块例化的时候，辣么多的信号端子，手动例化又慢又容易出错，葵花妈妈开课啦，孩子手残老犯错怎么办？当然是脚本一劳永逸，妈妈再也不担心手残党。流程（1）在vscode中安装如下插件。
小翁同学·2020-07-14 09:43

Vscode自动生成verilog例化

前言veirlog模块例化的时候，辣么多的信号端子，手动例化又慢又容易出错，葵花妈妈开课啦，孩子手残老犯错怎么办？当然是脚本一劳永逸，妈妈再也不担心手残党。流程（1）在vscode中安装如下插件。
weixin_30929295·2020-06-28 02:22

FPGA芯片选型（FPGA初学者的选择）

初学者在学习FPGA的时候，要解决的首要的问题是对数字电路技术基础知识的掌握，然后就是对硬件描述语言的掌握（veirlog或者VHDL）。至于FPGA芯片本
aoxiang_ywj·2018-10-02 00:00
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