verilog_mode

Verilog_mode常用的几个用法

一：verilogmode中如何使用正则表达在顶层实例化时，有大量的信号需要重新命名，使用模板的话会增加大量的注释内容，不过往往这些信号命名有特定的规律，我们可以使用正则表达式来处理，下面举几个例子：1：提取信号中固定位置的数字.pci_req\([0-9]+\)_j(pci_req_jtag_[\1]),.pci_req12_j(pci_req_jtag_[12]),或者使用@.pci_req@
bendandawugui·2023-09-10 18:24
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