集成电路中的低功耗设计（一）

    低功耗设计在现在的IC系统中非常重要，正如Intel所称：功耗问题是决定摩尔定理能否适用的唯一因素。在CMOS电路中，功耗可以分为动态功耗和静态功耗。静态功耗是电路不工作时消耗的功耗；动态功耗是当电路活动时消耗的功耗。一般而言，在0.13um以上的设计中，动态功耗占主要部分；但在纳米尺度（90nm和65nm）的设计中，泄漏电流成为影响功耗的关键因素。

低功耗的设计贯穿了IC设计的整个流程。

在系统级，进行软、硬划分时，要考虑那种方案会得到更少的功耗；要选择功耗最小的算法。可以考虑采用并行运算、流水线等手段降低功耗；可以采用多电压设计方案来降低功耗；还可以来设置省电模式，以便在系统不工作时降低功耗。

在RTL设计级，可以考虑采用时钟门控、操作数隔离等技术来降低功耗。

在逻辑综合时，可以考虑采用插缓冲、相位分配等技术来降低功耗。

在进行布局布线时，也要考虑功耗的影响。可以将翻转高的节点用寄生电容较小的金属层来布线，以减少整体功耗。

在工艺上，可以考虑采用新的材料、新的封装技术来降低功耗，以消除功耗的影响。

低功耗的设计要求与性能、面积等指标冲突。设计者要根据产品要求来加以权衡。

这篇文章主要讲一下IC中的功耗分类：对于一个反相器，其功耗大致可以分为三类：对负载电容进行充、放电引起的翻转功耗、瞬态短路功耗、泄漏功耗。如下图所示：

 

翻转功耗：一个反相器进行两次翻转（HL，LH）所消耗的能量可以表示为：

假设该反相器翻转频率是RT，则它消耗的功耗为（翻上和翻下各算一次翻转）：

 

对于一个设计来说，它在运行时的翻转功耗可以表示为：

 

该公式可知，要降低翻转功耗，可以通过降低供电电压、减低负载电容和翻转频率、降低时钟频率来实现。

短路功耗：晶体管翻转的时候，电源与地会存在瞬时短路，这种因短路而消耗的功耗成为短路功耗。短路功耗的存在是因为反相器的输入波形是非理想的，上升时间和下降时间不为0.这样在开/关过程，VDD和GND之间会短时间导通，这样会引起短路电流，从而消耗功能。下图是反相器翻转时，短路电流的示意：

 

下面给出短路功耗的表达式。假设短路电流呈三角形脉冲，且反相器的上升和下降响应对称，可以计算每个开关周期消耗的能量，如下所示：

 

其中tsc表示两个器件同时导通的时间。因此也可以方便地求出反相器的翻转的平均功耗：

 

短路功耗除与供电电压、翻转频率、时钟频率有关，还与门的输入转换时间和输出转换时间相关。研究表明如果使得输入和输出的转换时间匹配，可以使得整个设计的短路功耗达到最小。

静态功耗：静态功耗是由漏电流引起的。在纳米尺度的IC设计中，漏电流是一个关键问题。 据统计，在90 nm工艺下，IC漏电流功耗约占总功耗的1/3。 在65 nm工艺下，IC漏电流功耗占总功耗的3/4。因此必须在架构、电路、器件、材料等各个层次进行考虑，以降低漏电流。

静态功耗主要包括两部分：由亚阈值泄漏电流引起的功耗和栅极泄漏电流，下图表明了漏电流的组成：

 

通常，降低亚阈值的漏电流可以通过增加阈值电压Vth来减少亚阈值泄漏电流。方法有两种：一种是采用高阈值的器件，一种是通过衬底偏置来增加Vth。

为了减少栅极的泄漏电流，需要研究高节点常数的新材料。