Cyclone V GX FPGA：收发器简介

       低成本收发器的开发各有不同。借助 Altera Cyclone^® V FPGA 系列的灵活性，您可以全面利用所有收发器资源，在体积更小、成本更低的器件中实现设计。Cyclone V FPGA 能够非常灵活的通过增强构建模块以尽可能低的功耗来实现独立协议和专用协议。

       通过为市场提供成本最低、功耗最低的 FPGA，Altera Cyclone®V FPGA 拓展了 Cyclone FPGA 系列。随着含有收发器 I/O 的 FPGA 设计的实际发售 (参见图 1) ，进一步巩固了 Altera 的收发器领先优势。

Cyclone V FPGA 视频：工作在 3.125 Gbps 和 5Gbps 的收发器 I/O 

Cyclone V 系列提供两种型号来满足您的设计需求，3G 收发器 Cyclone V GXFPGA 和 5G 收发器 Cyclone V GT FPGA 。

收发器关键特性

·        提供 12 个数据速率从 600 Mbps 到 3.125 Gbps 或者 5 Gbps 的收发器

·        易于配置、灵活的收发器数据通路，实现了业界标准协议和专用协议

·        可编程预加重设置和可调差分输出电压 (VOD) 提高了信号完整性 (SI)

·        用户可控的接收器均衡功能，补偿物理介质频率相关损耗

·        收发器动态重新配置，不需要对 FPGA 重新编程，在同一通道上支持多种协议和数据速率

·        支持 PCI Express^® (PCIe^®) DisplayPort、V-by-One 和 SATA 配置中的扩谱时钟等协议功能

·        兼容 PCIe、XAUI 和 Gbps 以太网 (GbE) 物理接口的专用电路

·        PIPE接口直接连接嵌入式 PCIe Gen1 (2.5 Gbps) 和 Gen2 (5 Gbps) 硬核知识产权 (IP)，支持 PCI-SIG^®兼容 x1、x2 或者 x4 端点或者根端口应用

·        内置字节排序使帧或者数据包总是起始于已知的字节通道

·        8B/10B 编码器和解码器进行 8 位至 10 位编码和 10 位至 8 位解码

·        发射器和接收器 PLL 电荷泵管芯电源稳压器以及压控振荡器 (VCO) 实现了优异的噪声抑制功能

·        片内电源去耦合功能满足了高频时的瞬变电流要求，从而不需要板上去耦合电容

·        PCI-SIG兼容 PCIe 硬核 IP 模块中的串行环回、并行环回、反向串行环回以及环回主机和从机功能等诊断特性

图 1 所示为 Cyclone V 收发器结构图，包括物理介质附加 (PMA) 和物理编码子层 (PCS) 。根据用户需要，可以旁路 PCS 中的模块。

图 1. CycloneV 收发器、PMA 和 PCS 结构图