VHDL加法器

教材：VHDL硬件描述语言与数字逻辑电路设计（第三版）

软件：Quartus  II 

        熟悉软件基本操作，设计简单的加法器，并进行仿真实验。

library ieee;
use ieee.std_logic_1164.all;

entity my_and is
	port 	( a,b	: in std_logic;
		   y	: out std_logic );
end entity;

architecture rtl of my_and is
begin
	y <= a and b;
end rtl;

        说明：entity（实体）部分的名字一定要符合VHDL命名规则（后注），同时还要和工程名一致，否则后面的试图和仿真做不了。

        注：VHDL命名规则

                1、必须是英文字母（不区分大小写）、数字、下划线（英文），  ※单引号内字符以及双引号内字符串区分大小写。

                2、必须以英文字母开始。

                3、下划线不能连用，也不能作为结尾。

                4、不能使保留字。

一、 编译成功后，选择菜单栏“Tools”---->NetList  Viewers---->RTL  Viewer,显示逻辑电路图。

                                                                                        图  1-1

                                                                                       图  1-2

二、逻辑电路图显示成功后，进行仿真，确认功能正确。

        选择File---->New, 弹窗中选择VectorWaveForm  File，点击OK确认。

        新窗口左侧空白处双击，弹窗中选择Node  Finder按钮--->弹窗中选择List按钮--->

       弹窗左侧分栏出现实体name--->点击两个分栏中间的“>>”按钮，左侧实体全部添加到右侧

       连续两次点击OK推出当前弹窗------>工作区出现波形   

                                                                                        图  2-1

用鼠标左键选择想要赋值区域，选中后给出相应0、1信号。

                                                                                       图  2-2

选择保存位置，默认位置与默认文件名即可。

                                                                                        图  2-3

 选择菜单栏功能仿真按钮。工具栏从右往左数第五个图标。

                                                                                       图  2-4

稍等片刻，弹出仿真结果。

                                                                                                                         图  2-5

        总结：对于初学者来说，我觉得已经足够复杂了，由于软件是收费的，所以做实验之前要对软件施加魔法，这个过程就十分让人头疼了，更不要说新建工程时候要选择正确的芯片以及芯片参数。但是，本门课程的学习，让我至少找到了“我就是学计算机的”这样一种感觉，后续的其他逻辑电路设计会持续更新，但是关于RTL View还有仿真就直接说名词就行了。