应用quartus11.0及modelsim实现的PWM波形仿真（一）

刚刚把pwm的仿真重新做了一遍，截了一些图，把其中的一些操作过程和大家分享下。

1.打开quartus ，弹出如下窗口，点击Create a New Project新建一个工程；

2.点击Next到下图，为新工程选择存放位置以及工程名，记住，存放目录不能有中文，我们这里目录为E:/Temp/pwm；

3.Next至如下界面，因为我们只是做仿真，不烧写至实验板中，不需要选择FPGA型号，直接默认，点击Finish生成project；

4.工程建好后，接下来我们需要构建Verilog文件，工具栏选择File—New，选择Verilog HDL File；

5.在新建的Verilog中文件写入如下内容（Verilog的具体语法这里不谈），完成后记得保存，这里保存为pwm.v，保存在E:/Temp/pwm/下。然后编译一些，可以检验下我们的代码中是否有错误；

6.接下来，选择File—Creat/Update—Creat Symbol Files For Current File，为pwm.v生成一个模块，是为了在方块图中进行模块化操作；

7.之后我们就构建方块图，打开File—New，选择Block Diagram/Schematic File；

8.在block的空白处双击，会弹出如下界面，打开Project文件夹，可以看到pwm模块，就是根据我们之前的pwm.v文件生成的，选定pwm，点击ok，就可以在block中放入pwm的模块了；

9.加入pwm模块后如下图所示，选定pwm模块，单击右键，选择Generate Pins for Symbol Ports，就是为我们的pwm模块自动生成输入输出接口。这里需要提一下，我们这里只有一个模块，在大型工程构建中，多个模块放入到Block图中，通过实线相连，可以让我们更加注重单个模块的设计，有利于分工，这也就是为什么经常在书中提到FPGA编程是自上而下的，完成了顶层结构的设计，接下来就是完成各个小块的设计了；

10.Block设计好之后，保存为Block1.bdf（这里我偷懒了，就用默认名称）。接下来，在右侧的导航栏中，选择Files，将Block1.bdf设定为我们的顶层实体，操作如下图；

11.再次编译，如下图；

就先写到这里，在（二）中会继续讲述如何让quartus与modelsim实现联合仿真。