Quartus_FPGA遇到的问题

# 驱动安装
-问题描述

Windows7系统对驱动程序的使用要求有数字签名，否则无法正常使用

-解决办法

开机按F8界面，选择禁用驱动程序签名强制

#时序仿真
-问题描述

Quartus对代码进行时序仿真时出现
Error: Can’t continue timing simulation because delay annotation information for design is missing.

-解决办法

对代码进行全编译ctrl+L

-问题描述

Quartus对波形仿真时出现
Error: no simulation input file assignment specify

-解决办法

如果你之前已经建立过了，就打开assignments->settings->simulator settings 看里面的有个文本框 simulation input 里面是否为空，为空的话就要找到你所建立的Vector Waveform File 文件，是以*.VMF结尾的

#命名规则
正常情况下，工程名、实体名、bdf文件名一致，并且不要跟v文件名一致就不会出问题，moudle名需要和实体名一致（在多个源文件的情况下，选择顶层文件module名和实体名一致）

#Signal Tap
-1、问题描述

SignalTap II File is not compatible with the file programmed in the device

-解决办法

将.bdf文件下载到FPGA中去

-2、问题描述

JTAG communication error

-解决办法

–检查管脚配置

-3、问题描述

error: Current license file does not support incremental compilation
-解决办法

打开 qsf 文件，注释掉
set_global_assignment -name PARTITION_NETLIST_TYPE POST_FIT -section_id Top

#版本问题

-1、问题描述

-解决办法

project的存放路径不能有中文出现

#IP核生成

-1、问题描述

卡在一个地方不动弹

-解决办法

#Qsy系统NIOS软核构建

-问题描述

Error：Can’t generate netlist outout files because the file"C：/altera/ XXXXXXXX" is an OpenCore Plus time-limited file.

-解决办法

打开assignments，在之前进行的一系列设置里（settings）ENA Netlist Writer options里选择的是第三方仿真软件modelsim，缘故就出在此。在没有授权时opencore是不允许生成Netlist的，更改设置：settings 里EDA Tool Settings —>Simulation选择“none”，重新编译，通过。