计组实验课堂笔记

2-4译码器

• always语句

  硬件描述语言天生就是并发的？
  若干个小的电路模块是并发执行的

  实现一个基本的电路单元。
  @后面括号中是电路模块的触发时机？这里*就表示一直在执行。括号后面begin...end语句块，逻辑在其中写。

• 方括号[]
  是个数组，这里in就是个2位的数组。

  与数组相关的语法
  2'b00 表示 数组的位数+单引号+进制符（b这里是二进制）+ 数字
  4'b0100就和4'o4是一样的。

• case语句
  类似c语言的switch，这里判断了一下in
• if语句

  if() begin
  ...
  end

module bin_decoder(
        input [1:0] in,
        output reg [3:0] out
        )
        always @(*) begin
                case(in)
                    2'b00: out = 4'b0001;
                    2'b01: out = 4'b0010;
                    2'b10: out = 4'b0100;
                    2'b11: out = 4'b1000;
                endcase
endmodule