FPGA 超级实用的约束技巧，当时序遇到怎么编译都不可行的时候可以考虑用下面的方法

Floorplanning

在vivado中，可以将某一个模块的代码固定在某一个范围内，可以使用Floorplanning功能。

首先完成一次编译后，选择open Implemented Design功能，选择目标模块，再选择Draw Pblock功能，可以在右侧画出你想要将其布局的地方。完成后选择保存。

注意所选择的范围区域的资源足够模块代码使用。

 

 

 

Fix cells

当FPGA时序约束比较困难时，某个模块的代码容易出现问题，我们可以首先针对易出现问题的模块编译出一个简易无时序错误的版本出来，然后将模块所有的资源fix，将约束导出来放入原工程中。具体如下：

 

 

 

然后在右侧Device中在高亮的地方右键，选中Fix Cells，然后保存，vivado会自动保存大量的constraints。

 

注意:最好新建一个constraint文件，将其设为target，新加的约束会自动保存进去。