FPGA series # IC设计笔面试题目总结（一）
三方签毕，就前期准备过的和被问过的题目进行一个总结。
FPGA常见面试题目：
1. 什么是同步逻辑和异步逻辑？
同步时序逻辑电路的特点：各触发器的时钟端全部连接在一起，并接在系统时钟端，只有当时钟脉冲到来时，电路的状态才能改变。改变后的状态将一直保持到下一个时钟脉冲的到来，此时无论外部输入 x 有无变化，状态表中的每个状态都是稳定的。
异步时序逻辑电路的特点：电路中除可以使用带时钟的触发器外，还可以使用不带 时钟的触发器和延迟元件作为存储元件，电路中没有统一的时钟，电路状态的改变由外 部输入的变化直接引起。
可以说同步逻辑是时钟之间有固定的因果关系。异步逻辑是各时钟之间没有固定的因果关系。
2.同步电路和异步电路的区别
同步电路：存储电路中所有触发器的时钟输入端都接同一个时钟脉冲源，因而所有触发器的状态的变化都与所加的时钟脉冲信号同步。
异步电路：电路没有统一的时钟，有些触发器的时钟输入端与时钟脉冲源相连，这有这些触发器的状态变化与时钟脉冲同步，而其他的触发器的状态变化不与时钟脉冲同步。
3.跨时钟域信号的处理
- 跨时钟域的产生：
现在的芯片（比如SOC，片上系统）集成度和复杂度越来越高，通常一颗芯片上会有许多不同的信号工作在不同的时钟频率下。比如SOC芯片中的CPU通常会工作在一个频率上，总线信号（比如DRAM BUS）会工作在另一个时钟频率下，而普通的信号又会工作在另外的时钟频率下。这3个不同时钟频率下工作的信号往往需要相互沟通和传递信号。
不同时钟域下的信号传递就涉及到跨时钟域信号处理，因为相互之间的频率、相位不一样，如果不做处理或者处理不当，如下图所示的时钟域CLK_A的数据信号A可能无法满足时钟域CLK_B的setup/hold时间，可能导致：
① 数据丢失，无法采到预期中的信号；
② 亚稳态的产生。
从而导致某个电路模块或者整颗IC无法工作。 - 常见的跨时钟域信号处理方式：
① 两级DFF同步器（打两拍）
处理跨时钟域的数据有单bit和多bit之分，而该方法常见于处理单bit数据的跨时钟域问题，即采用两级DFF串联进行同步（定义两级寄存器，对输入的数据进行延拍），如下图所示：
采用两级寄存器的原因：考虑到平均失效间隔时间MTBF(Mean Time Between Failure)时间越长，出现亚稳态的概率就越小，但是也不能完全避免亚稳态。注意采样时钟频率越高，MTBF可能会迅速减小。时间越长，出现亚稳态的概率就越小，但是也不能完全避免亚稳态。注意采样时钟频率越高，MTBF可能会迅速减小。（有文献给出的数据：对于一个采样频率为200Mhz的系统，如果不做同步MTBF是2.5us，一级DFF同步的MTBF大概是23年，两级DFF同步的大约MTBF大概是640年，MTBF越长出错的概率越小。所以一级看上去不太稳，二级差不多够用了，至于三级可能会影响到系统的性能，而且增加面积，所以看上去没什么必要。）
使用该方法的同时尽量避免：时钟域A的组合逻辑信号直接敲两级DFF同步到时钟域B、 Clock-gating enable 信号没有经过异步处理 这两种情况的出现。
② 异步双口RAM（异步FIFO也可）
处理多bit数据的跨时钟域，一般采用异步双口RAM。假设有一个信号采集平台，ADC芯片提供源同步时钟60MHz，ADC芯片输出的数据在60MHz的时钟上升沿变化，而FPGA内部需要使用100MHz的时钟来处理ADC采集到的数据（多bit）。
在这类场景中，便可以使用异步双口RAM来做跨时钟域处理。先利用ADC芯片提供的60MHz时钟将ADC输出的数据写入异步双口RAM，然后使用100MHz的时钟从RAM中读出。
③ 格雷码转换
继续上面的ADC例子，将ADC采样的数据写入RAM时，需要产生RAM的写地址，但读出RAM中的数据时，肯定不是一上电就直接读取，而是要等RAM中有ADC的数据之后才去读RAM。这就需要100MHz的时钟对RAM的写地址进行判断，当写地址大于某个值之后再去读取RAM。
这种情况下，若直接使用100MHz的时钟于RAM的写地址进行打两拍的方式，考虑到RAM的写地址属于多bit，如果单纯只是打两拍，那不一定能确保写地址数据的每一个bit在100MHz的时钟域变化都是同步的，肯定有个先后顺序。如果在低速的环境中不一定会出错，但在高速的环境下就不一定能保证了，所以更为妥当的一种处理方法就是使用格雷码转换。
对于格雷码，相邻的两个数间只有一个bit是不一样的，如果先将RAM的写地址转为格雷码，然后再将写地址的格雷码进行打两拍，之后再在RAM的读时钟域将格雷码恢复成二进制，这样就相当于对单bit数据的跨时钟域处理了。
（格雷码：第0位竖列顺序为0110，第1为竖列顺序为00 11 11 00，第3位竖列顺序为0000 1111 1111 0000，以此类推继续double）
格雷码与十进制互换的代码：
4.时序设计的实质
时序设计的实质就是满足每一个触发器的建立/保持时间的而要求。
5.建立时间与保持时间的概念
建立时间：触发器在时钟上升沿到来之前，其数据输入端的数据必须保持不变的时间。如果建立的时间不满足要求那么数据将不能在这个时钟上升沿被稳定的打入触发器。
保持时间：触发器在时钟上升沿到来之后，其数据输入端的数据必须保持不变的时间。如果保持时间不满足要求那么数据同样也不能被稳定的打入触发器。
考虑后期为“建立时间和保持时间的理解”做一个总结。
6.为什么触发器要满足建立时间和保持时间？
因为触发器内部数据的形成是需要一定的时间的，如果不满足建立和保持时间，触发器将进入亚稳态，进入亚稳态后触发器的输出将不稳定，在 0 和 1 之间变化，这时需要经过一个恢复时间，其输出才能稳定，但稳定后的值并不一定是你的输入值。这就是为 什么要用两级触发器来同步异步输入信号。这样做可以防止由于异步输入信号对于本级 时钟可能不满足建立保持时间而使本级触发器产生的亚稳态传播到后面逻辑中，导致亚稳态的传播。
（需要建立时间是因为触发器的 D 段像一个锁存器在接受数据，为了稳定的设置前级门的状态需要一段稳定时间；需要保 持时间是因为在时钟沿到来之后，触发器要通过反馈来所存状态，从后级门传到前级门需要时间。）
7.什么是亚稳态？如何防止亚稳态？为什么两级触发器可以防止亚稳态传播？
- 这也是一个异步电路同步化的问题，亚稳态是指触发器无法在某个规定的时间段内到达一个可以确认的状态。当一个触发器进入亚稳态时，既无法预测该单元的输出电平，也无法预测何时输出才能稳定在某个正确的电平上。在这个稳定期间，触发器输出一些中间级电平，或者可能处于振荡状态，并且这种无用的输出电平可以沿信号通道上的各个触发器级联式传播下去。
- 解决方法：
- 降低系统时钟频率
- 用反应更快的FF
- 引入同步机制，防止亚稳态传播（可以采用前面说的加两级触发器）。
- 改善时钟质量，用边沿变化快速的时钟信号
- 使用两级触发器来使异步电路同步化的电路其实叫做“一步同位器”，它只能用来对一位异步信号进行同步。两级触发器可防止亚稳态传播的原理：假设第一级触发器的输入不满足其建立保持时间，它在第一个脉冲沿到来后输出的数据就为亚稳态，那么在下一个脉冲沿到来 之前，其输出的亚稳态数据在一段恢复时间后必须稳定下来，而且稳定的数据必须满足 第二级触发器的建立时间，如果都满足了，在下一个脉冲沿到来时，第二级触发器将不 会出现亚稳态，因为其输入端的数据满足其建立保持时间。同步器有效的条件：第一级 触发器进入亚稳态后的恢复时间 + 第二级触发器的建立时间 < = 时钟周期。更确切地说，输入脉冲宽度必须大于同步时钟周期与第一级触发器所需的保持时间之和。最保险 的脉冲宽度是两倍同步时钟周期。 所以，这样的同步电路对于从较慢的时钟域来的异 步信号进入较快的时钟域比较有效，对于进入一个较慢的时钟域，则没有作用 。
8.系统最高速度计算（最快时钟频率）和流水线设计思想
同步电路的速度是指同步系统时钟的速度，同步时钟愈快，电路处理数据的时间间隔越短，电路在单位时间内处理的数据量就愈大。假设 Tco 是触发器的输入数据被时钟打入到触发器到数据到达触发器输出端的延时时间；Tdelay 是组合逻辑的延时；Tsetup 是 Ｄ触发器的建立时间。假设数据已被时钟打入 D 触发器，那么数据到达第一个触发器的Ｑ输出端需要的延时时间是 Tco，经过组合逻辑的延时时间为Tdelay，然后到达第二个触发器的Ｄ端，要希望时钟能在第二个触发器再次被稳定地打入触发器，则时钟的延 迟必须大于 Tco＋Tdelay＋Tsetup，也就是说最小的时钟周期 Tmin =Tco＋Tdelay＋ Tsetup，即最快的时钟频率 Fmax=1/Tmin。FPGA 开发软件也是通过这种方法来计算系 统最高运行速度 Fmax。因为 Tco 和Tsetup 是由具体的器件工艺决定的，故设计电路 时只能改变组合逻辑的延迟时间 Tdelay，所以说缩短触发器间组合逻辑的延时时间是 提高同步电路速度的关键所在。由于一般同步电路都大于一级锁存，而要使电路稳定工作，时钟周期必须满足最大延时要求。故只有缩短最长延时路径，才能提高电路的工作 频率。可以将较大的组合逻辑分解为较小的 N 块，通过适当的方法平均分配组合逻辑，然后在中间插入触发器，并和原触发器使用相同的时钟，就可以避免在两个触发器之间出现过大的延时，消除速度瓶颈，这样可以提高电路的工作频率。
这就是所谓"流水线"技术的基本设计思想，即原设计速度受限部分用一个时钟周期实现，采用流水线技术插入触发器后，可用 N 个时钟周期实现，因此系统的工作速度可以加快，吞吐量加大。注意，流水线设计会在原数据通路上加入延时，另外硬件面积也会稍有增加。
9.时序约束的概念和基本策略
时序约束主要包括周期约束，偏移约束，静态时序路径约束三种。通过附加时序约束可以综合布线工具调整映射和布局布线，是设计达到时序要求。
附加时序约束的一般策略是先附加全局约束，然后对快速和慢速例外路径附加专门约束。附加全局约束时，首先定义设计的所有时钟，对各时钟域内的同步元件进行分组，对分组附加周期约束，然后对 FPGA/CPLD 输入输出 PAD附加偏移约束、对全组合逻辑的PAD TOPAD 路径附加约束。附加专门约束时，首先约束分组之间的路径，然后约束快、慢速例外路径和多周期路径，以及其他特殊路径。
扩展问题：
- 有哪几种时序路径：
- input paths:外部引脚到内部模块路径
- register-to-register paths:系统内部寄存器到寄存器路径
- output paths:内部模块到外部引脚的路径
- port to port paths:FPGA输入端口到输出端口路径（不常用）
- 创建时序约束的关键步骤：
a baseline约束：create clocks define clocks interactions
b I/O约束：set input and output delays
c 例外约束：set timing execptions（set_max_delay/set_min_delay、set_multicycle_path、set_false_path）
设计初期可先不加I/O约束，但baseline约束要尽早建立。
10.附加约束的作用
1：提高设计的工作频率（减少了逻辑和布线延时）；
2：获得正确的时序分析报告；（静态时序分析工具以约束作为判断时序是否满足设计要求的标准，因此要求设计者正确输入约束，以便静态时序分析工具可以正确的输出时序报告）
3：指定 FPGA/CPLD 的电气标准和引脚位置。
11.FPGA和MCU的本质区别，MCU和ASIC的关系
本质区别是FPGA是半定制电路，MCU是定制电路。也可以说：单片机是成型的芯片;FPGA是用来设计芯片的芯片。
在网上找到的答案是：单片机设计属软件范畴;它的硬件（单片机芯片）是固定的，通过软件编程语言描述软件指令在硬件芯片上的执行;而FPGA设计属硬件范畴，它的硬件（FPGA）是可编程的，是一个通过硬件描述语言在FPGA芯片上自定义集成电路的过程。
简单来说也还是定制和半定制的区别。从这一角度来讲，MCU属于一种ASIC。采用FPGA设计ASIC电路（专用集成电路），用户不需要投片生产，就能得到合用的芯片。FPGA可做其它全定制或半定制ASIC电路的中试样片。 FPGA是ASIC电路中设计周期最短、开发费用最低、风险最小的器件之一。参考链接
扩展：微控制单元(Microcontroller Unit；MCU) ，又称单片微型计算机(Single Chip Microcomputer )或者单片机，是把中央处理器(Central Process Unit；CPU)的频率与规格做适当缩减，并将内存(memory)、计数器(Timer)、USB、A/D转换、UART、PLC、DMA等周边接口，甚至LCD驱动电路都整合在单一芯片上，形成芯片级的计算机，为不同的应用场合做不同组合控制。
ASIC芯片是用于供专门应用的集成电路（ASIC，Application Specific Integrated Circuit)芯片技术，在集成电路界被认为是一种为专门目的而设计的集成电路。
12.锁存器（latch）和触发器（flip-flop）区别
电平敏感的存储器件称为锁存器。可分为高电平锁存器和低电平锁存器，用于不同时钟之间的信号同步。
有交叉耦合的门构成的双稳态的存储原件称为触发器。分为上升沿触发和下降沿触发。可以认为是两个不同电平敏感的锁存器串连而成。前一个锁存器决定了触发器的建立时间，后一个锁存器则决定了保持时间。
13. 时钟抖动和时钟偏移的概念及产生原因，如何避免？
时钟抖动jitter：指芯片的某一个给定点上时钟周期发生暂时性变化，也就是说时钟周期在不同的周期上可能加长或缩短。它是一个平均值为0的平均变量。
时钟偏移Skew:指全局时钟产生的各个子时钟信号到达不同触发器的时间点不同，是时钟相位的不一致。时钟偏移有两种类型：负偏斜和正偏斜。当时钟到达接收寄存器比到达发送寄存器晚时，会发生正偏移；负偏斜是相反的，即接收寄存器比发送寄存器更早地获得时钟触发
jitter主要受外界干扰引起，通过各种抗干扰手段可以避免。而skew由数字电路内部各路径布局布线长度和负载不同导致，利用全局时钟网络可尽量将其消除。
14.FPGA设计中对时钟的使用？（例如分频等）
FPGA芯片有固定的时钟路由，这些路由能有减少时钟抖动和偏差。需要对时钟进行相位移动或变频的时候，一般不允许对时钟进行逻辑操作，这样不仅会增加时钟的偏差和抖动，还会使时钟带上毛刺。一般的处理方法是采用FPGA芯片自带的时钟管理器如PLL,DLL或DCM，或者把逻辑转换到触发器的D输入（这些也是对时钟逻辑操作的替代方案）。
15.FPGA设计中如何实现同步时序电路的延时？
首先说说异步电路的延时实现：异步电路一半是通过加buffer、两级与非门等来实现延时（我还没用过所以也不是很清楚），但这是不适合同步电路实现延时的。在同步电路中，对于比较大的和特殊要求的延时，一半通过高速时钟产生计数器，通过计数器来控制延时；对于比较小的延时，可以通过触发器打一拍，不过这样只能延迟一个时钟周期。
16.FPGA的基本结构、内部资源
之前总结过一篇，参考：https://blog.csdn.net/CSDNde_/article/details/102477456，直接进入：网址
此问题的相关扩展：
- FPGA芯片内有哪两种存储器资源？
FPGA芯片内有两种存储器资源：一种叫BLOCK RAM,另一种是由LUT配置成的内部存储器（也就是分布式RAM）。BLOCK RAM由一定数量固定大小的存储块构成的，使用BLOCK RAM资源不占用额外的逻辑资源，并且速度快。但是使用的时候消耗的BLOCK RAM资源是其块大小的整数倍。 - FPGA中可以综合实现为RAM/ROM/CAM的三种资源及其注意事项？
三种资源：BLOCK RAM，触发器（FF），查找表（LUT）；
注意事项：
1：在生成RAM等存储单元时，应该首选BLOCK RAM 资源；其原因有二：第一：使用BLOCK RAM等资源，可以节约更多的FF和4-LUT等底层可编程单元。使用BLOCK RAM可以说是“不用白不用”，是最大程度发挥器件效能，节约成本的一种体现；第二：BLOCK RAM是一种可以配置的硬件结构，其可靠性和速度与用LUT和REGISTER构建的存储器更有优势。
2：弄清FPGA的硬件结构，合理使用BLOCK RAM资源；
3：分析BLOCK RAM容量，高效使用BLOCK RAM资源；
4：分布式RAM资源（DISTRIBUTE RAM） - 查找表的原理与结构？
查找表（look-up-table）简称为LUT，LUT本质上就是一个RAM。目前FPGA中多使用4输入的LUT，所以每一个LUT可以看成一个有 4位地址线的16x1的RAM。 当用户通过原理图或HDL语言描述了一个逻辑电路以后，PLD/FPGA开发软件会自动计算逻辑电路的所有可能的结果，并把结果事先写入RAM,这样，每输入一个信号进行逻辑运算就等于输入一个地址进行查表，找出地址对应的内容，然后输出即可。
17.什么是"线与"逻辑，要实现它，在硬件特性上有什么具体要求？
线与逻辑是两个输出信号相连可以实现与的功能。在硬件上，要用oc门来实现，由于不用oc门可能使灌电流过大，而烧坏逻辑门。同时在输出端口应加一个上拉电阻。oc门就是集电极开路门，od门市漏极开路门。
18.MOORE 与 MEELEY状态机的特征？
Moore 状态机的输出仅与当前状态值有关, 且只在时钟边沿到来时才会有状态变化。
Mealy 状态机的输出不仅与当前状态值有关, 而且与当前输入值有关。
19.Verilog代码覆盖率检查有哪几类？
包括语句覆盖率、路径覆盖率、状态机覆盖率、触发覆盖率、表达式覆盖率。对于复杂的设计来说，Verilog代码覆盖率检查是检查验证工作是否完全的重要方法，代码覆盖率（codecoverge）可以指示Verilog代码描述的功能有多少在仿真过程中被验证过了，代码覆盖率分析包括以下分析内容：
- 语句覆盖率（statementcoverge），又称为声明覆盖率，用于分析每个声明在验证过程中执行的次数。例如：
always@(areq0orareq1)
begin
gnt0=0;//声明
if(areq0==1)
gnt=1;//声明2
end
仿真过程结束后将给出报告，说明整个仿真过程中每个声明执行了多少次。如果某些声明没有执行过，则需要进行补充仿真。 - 路径覆盖率（pathcoverge），在设计中往往使用分支控制语句来根据不同的条件进行不同的操作，路径覆盖率分析可以指出所有分支是否执行了，路径覆盖率分析主要以if-else语句的各种分支为分析对象。例如：
If(areq0)
begin
……
end
If(areq1)
begin
……
End
这段代码中存在4条路径，分别对应着从areq0=0，areq0=1，areq1=0，areq1=1，经覆盖率就是要分析整个验证过程中所有分支路径都曾经出现过。 - 状态机覆盖率（statemachinecoverge）用于统计在仿真过程中状态机发生了哪些跳转，这种分析可以防止验证过程中某些状态跳转从来没有发生过，从而造成设计隐患。
- 触发覆盖率（triggeringcoverge）分析用于检查在仿真过程中某些局部电路是否发生过由于某个信号的变化而触发进行运算和操作的情况。例如：
always@(areq0orareq1orareq2)
begin
……
End
触发覆盖率分析会检查该电路是否由于areq0、areq1、areq2的变化而被执行，如果仿真过程中没有出现过因某个信号（如areq2）的变化而执行电路功能的情况，那么就会给出提示，验证者需要在testbench中补充测试内容，以避免存在设计缺陷。 - 表达式覆盖率(expressioncoverge)分析用于检查布尔表达式验证的充分性。例如：下面是连续赋值语句：
assignareq=areq0||areq1;
可能出现的信号值组合如下：
areq0=0areq1=0
areq0=0areq1=1
areq0=1areq1=0
areq0=1areq1=1
表达式覆盖率分析，该分析针对的是这些组合在整个验证过程中是否出现过，并给出那些组合从未出的。
这是一道笔试选择题，仔细了解之后似乎又觉得这在工程中没用过，不知道是因为现在工具太强大直接将此操作合并了，还是我这种菜鸟就没到需要用这种功能的等级。
20.FPGA的面积优化和速度优化有哪几类
面积优化：资源共享，逻辑复制，串行化
速度优化：流水线，关键路径法，寄存器配平
21.时序检查中对异步复位电路的时序分析叫做？
恢复时间检查和移出时间检查。
22.FPGA中属于高速串行接口的是
PCIe、USB、SPI、Rapid IO
23.Verilog HDL中的可综合、不可综合
- 所有综合工具都支持的结构：always，assign，begin，end，case，wire，tri，aupply0，supply1，reg，integer，default，for，function，and，nand，or，nor，xor，xnor，buf，not，bufif0，bufif1，notif0，notif1，if，inout，input，instantitation，module，negedge，posedge，operators，output，parameter。
- 所有综合工具都不支持的结构：time，defparam，$finish，fork，join，initial，delays，UDP，wait。
- 有些工具支持有些工具不支持的结构：casex，casez，wand，triand，wor，trior，real，disable，forever，arrays，memories，repeat，task，while。
24.对于同步fifo，每100个cycle可以写入80个数据，每10个cycle可以读出8个数据，fifo的深度至少为？
设写时钟频率 w_clk，读时钟频率 r_clk。写时钟周期里，每B个时钟周期会有A个数据写入FIFO；读时钟周期里，每Y个时钟周期会有X个数据读出FIFO。则，FIFO的最小深度是？
计算公式：fifo_depth = burst_length - burst_length * X/Y * r_clk/w_clk
例举说明：如果100个写时钟周期可以写入80个数据，10个读时钟可以读出8个数据。令wclk＝rclk ，考虑背靠背（20个clk不发数据＋80clk发数据＋80clk发数据＋20个clk不发数据的200个clk）代入公式可计算FIFO的深度fifo_depth = 160-160X（80%）=160-128= 32
拓展：如果令wclk＝200mhz，改为100个wclk里写入40个，rclk＝100mhz，10个rclk里读出8个。那么fifo深度为48
计算如下fifo_depth =80-80X（80%）X(100/200)=80-32=48
25.如果只使用2选1mux完成异或逻辑，至少需要几个mux？
这个题引申出数电的基本逻辑运算：
以上一系列图链接。
2选1mux：
mux（多路复用器）是一种组合电路，它从许多输入信号中选择一个作为输出。输入sel为0时输出为a；sel为1时输出为b。
26.什么是竞争与冒险现象？怎样判断？如何消除？
竞争：在组合逻辑电路中，信号经过多条路径到达输出端，每条路径经过的逻辑门不同存在时差，在信号变化的瞬间存在先后顺序。这种现象叫竞争。
冒险：由于竞争而引起电路输出信号中出现了非预期信号，产生瞬间错误的现象称为冒险。表现为输出端出现了原设计中没有的窄脉冲，即毛刺。
- 常见的逻辑代数法判断是否有竞争冒险存在：只要输出逻辑表达式中含有某个信号的原变量A和反变量/A之间的“与”或者“或”关系，且A和/A经过不同的传播路径，则存在竞争。
解决办法一是修改逻辑表达式避免以上情况，二是采样时序逻辑，仅在时钟边沿采样，三十在芯片外部并联电容消除窄脉冲。 - 如果布尔式中有相反的信号则可能产生竞争和冒险现象。
解决方法：一是添加布尔式的消去项，二是在芯片外部加电容。
27. JTAG接口信号及功能
JTAG实际上使用的只有四个信号：时钟TCK、状态机控制信号TMS、数据输入信号TDI、数据输出信号TDO。
28.用D触发器实现2倍分频的逻辑电路
module divide2( clk , clk_o, reset);
input clk , reset;
output clk_o;
wire in;
reg out ;
always @ ( posedge clk or posedge reset)
if ( reset)
out <= ;
else
out <= in;
assign in = ~out;
assign clk_o = out;
endmodule
现实工程设计中一般不采用这样的方式来设计，二分频一般通过DCM来实现。通过DCM得到的分频信号没有相位差。或者是从Q端引出加一个反相器：
29.FPGA详细设计流程
以xilinx vivado工具为例，主要有以下步骤：系统规划、RTL输入、行为仿真、逻辑综合、综合后仿真（可选）、综合后设计分析（时序及资源）、设计实现（包括布局布线及优化）、实现后设计分析（时序及资源）、板级调试、bitstream固化。
30.FPGA 设计工程师努力的方向
SOPC，高速串行 I/O，低功耗，可靠性，可测试性和设计验证流程的优化等方面。
随着芯片工艺的提高，芯片容量、集成度都在增加，FPGA 设计也朝着高速、高度集成、低功耗、高可靠性、高可测、可验证性发展。芯片可测、可验证，正在成为复杂设计所必备的条件，尽量在上板之前查出 bug，将发现 bug 的时间提前，这也是一些公司花大力气设计仿真平台的原因。另外随着单板功能的提高、成本的压力，低功耗也逐渐进入 FPGA 设计者的考虑范围，完成相同的功能下，考虑如何能够使芯片的功耗最低， 据说altera、xilinx都在根据自己的芯片特点整理如何降低功耗的文档。高速串行IO的应用，也丰富了 FPGA 的应用范围，像xilinx 的v2pro中的高速链路也逐渐被应用。
实践是检验真理的唯一标准。