【verilog】九、UDP

-UDP：用户自定义原语（User-defined Primitive），自成体系，UDP中不能调用其他原语或模块。

UDP有两种类型：

1、表示组合逻辑的UDP：输出仅取决于输入信号的组合逻辑；

2、表示时序逻辑的UDP：下一个输出值不但取决于当前的输入值，还取决于当前的内部状态。输出端口必须被声明为reg类型。

 

电平敏感的状态表输入项，优先级高于边沿敏感的状态表输入项；

 

-组成：关键字primitive-endprimitive。

 

 

-定义规则：

1、输入端口：关键字input声明，标量（1位），允许多输入端口；

2、输出端口：关键字output声明，标量（1位），输出端口必须是端口列表第一位，不允许多输出端口，只能有一个输出端口；表示时序逻辑的UDO需要声明位reg类型（保存状态）；

3、初始化：表示时序逻辑的UDP中的状态可以用initial语句初始化，可选，将1位的值赋给reg类型输出；

4、状态表：可以包含0、1、x。不能处理z值，被传递给UDP的z值被当作x处理；

5、调用：UDP与模块同级，不能再波快内部定义，但可以在模块内部调用（实例引用），调用方法同门级原语；

6、不支持inout端口。

7、状态表：

1）两种表示形式：组合逻辑、时序逻辑；

2）状态表每一行的input顺序必须和端口列表中的顺序一致；

3）状态表每一行用“;”结束；

4）能够产生确定输出值的所有输入项组合都必须在状态表中列出，找不到对应项将用x作为输出；

5）无关项（不影响输出值的输入值）可以用符号“?”表示，“?”被自动展开为0、1、x；

 

 

-表示组合逻辑的UDP：

-状态表：

1）语法形式：

输入输出用“:”隔开；

 

 

-表示时序逻辑的UDP：

-状态表：

1）语法形式：

输入、当前状态、输出三部分用“:”隔开；

2）输入项可以是电平或是跳变沿的形式；

3）当前状态：输出寄存器的当前值；

4）下一状态有输入和当前状态计算得出，下一状态的值就成为输出寄存器的新值；

-电平敏感的表示时序逻辑的UDP：

-边沿敏感的表示时序逻辑的UDP：

在同一行中存在多个输入的跳变沿是非法的；

 

-缩写符号：

 

-设计原则：

1、只能进行功能建模，不能对电路时序、制造工艺（CMOS、TTL、ECL等）建模。

2、输出端口唯一；

3、输入端口数目上限由仿真器决定；

4、UDP一般是使用内存中的查找表来实现，输入端口多会导致内存需求增加；

5、复杂度是决定选择UDP还是module的重要因素；

6、尽可能完整描述UDP的状态表；可以使用“没有被指定输出值的输入项组合默认输出值为x”的特性来减少状态表输入项数目；