Verilog HDL 实验环境搭建

 

想做个简陋CPU和熟悉一些常用硬件接口，需要用到FPGA来实验。记得大学时阎石的《数字电子技术基础》上有，但考试不考，基本没学。
实验环境是：Quartus II 11.0、EP4CE6E22C8N开发板和一台逻辑分析仪
以下只是简单笔记，只适合自己下次看，毕竟只是把FPGA用在业余电子制作中，操作步骤极易忘记。
一、新建工程
1.File->New project wizard..新建工程项目
2.Next
3.选择工程应该在的目录(可以不存在，Next后询问是否生成);prj名字verilogHDL
4.问是否添加设计的verilog 文件，我们选[next]
5.Device Family 选择Cyclone IV;EP4CE6E22C8N引脚共144, Pin count 选144;EP4CE6E22C8N速度等级为8,Speed grade 选择8;这时Available device 列表选择EP4CE6E22C8
6.Next
7.Next
8.Finish
二、编译源码
1.File->New..选择Verilog HDL保存，默认会使用工程名称的verilogHDL.v并且默认加入工程，编辑代码，注意Top-level design entity 和模块名一致，保存
2.Assignments->Pin Planner
3.按照开发板原理图和实际需求选择location选择方向，引脚等属性，关闭
4.Assignments->Device->device and Pin Options->Unused Pins项设为As input tri-stated
5.重新编译
三、JATG下载运行
1. tool->programmer->Hardware Setup->选USB Blaster
2.Mode选JTAG
3.Add File...选择.sof文件，勾选Program/Configure

 

4.Start

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//20180630

原来我接触FPGA已经3年了，现在我使用fpga主要是想用于视频采集、一些总线协议的实现，偏离了我一开始学FPGA的目的（故事是这样的：以前看到有人使用74系列搭建CPU还为其实现了编译器（https://www.kechuang.org/t/71330），于是我买了上述的实验开发板，想用FPGA实现一个简易CPU，但一直没行动起来）。但因为是业余的，加上断断续续地学习，现在还有很多东西不理解，譬如如何快速理解别人的RTL代码(如opencores上的开源代码、高手写的代码等)、如何验证自己模块的正确性、vivado时序分析、约束等等，希望继续学习，而有所进步！