Verilog/FPGA 小小总结

1、ERROR:HDLCompilers:246 - "*.v" line * Reference to vector reg '*' is not a legal net lvalue
     ERROR:HDLCompilers:53 - "*.v" line * Illegal left hand side of continuous assign

     错误原因：assign reg型变量

 

2、this signal is connected to multiple drivers

     错误原因： wire型变量赋初值

 

3、ISE 路径中不要含有中文及空格，否则打不开。ISE使用相对路径，modelsim使用绝对路径。

 

4、输入型信号在处理前最好先与时钟同步一下，否则出错都不好查。建立保持时间不满足，竞争啊冒险啊什么的，不懂。

 

5、modelsim仿真时，头文件要放在工程的根目录，否则modelsim会报错。