NIOS中的桥接

http://www.altera.com/literature/hb/qts/qsys_system_components.pdf

http://www.altera.com/literature/hb/qts/qsys_optimize.pdf

为解决元件间不同时钟域，不同接口之间的信号交流，Qsys提供了桥接器。桥接不是数据的终端，但对于元件间的数据传输有相当的作用。我们可以在主接口和从接口之间插入桥接来控制Qsys的布局，来影响Qsys生成的内部连接。同时可以通过桥接来分割和传输不同时钟域。桥接可以提高系统频率，减少Qsys生成的逻辑，减少适配的逻辑，控制Qsys增加流水的结构布局，可以同于系统中并行的判决。

桥接器包括一个从接口和一个主接口。一个或多个其他元件主接口连接到桥接器的从接口，然后，桥接器的主接口连接到一个或多个其他元件的从接口。

图1 Qsys中的桥接器

Clock Bridge

Clock Bridge可以将一个时钟源连接到多个时钟输入接口。可以使用Clock Bridge将一个外部端口的时钟源连接到内部多个接口的时钟输入。时钟输出信号可以直接扇出。

这个我还没有用到。当在Qsys中点击System -> Run SOPC Builder to Qsys upgrade，会增加Clock Bridge。

Avalon-MM Clock Crossing Bridge

Avalon-MM Clock Crossing Bridge 可以在不同的时钟域中传输 Avalon-MM 命令和反馈。也可以应用在不同时钟域的 AXI masters 和
slaves 之间。

Avalon-MM Clock Crossing Bridge 使用异步 FIFO 来实现时钟逻辑。主要参数包括控制主从时钟域命令和反馈的 FIFO 深度。如果运行中读取数量超出了反馈的深度，Clock Crossing Bridge 停止回应读。为了保持高性能应用的吞吐量，需要增加反馈的 FIFO 深度，为最大突发大小的两倍。

降低不需要高速时钟的低速设备的频率还可以降低功耗。Qsys 通过插入 clock crossing logic (握手或者FIFO，Project Settings) 在异步时钟域中自动调停数据。也可以使用clock crossing bridge 降低低吞吐量或低优先级元件，降低频率，如：
■ PIOs
■ UARTs (JTAG or RS-232)
■ System identification (SysID)
■ Timers
■ PLL (instantiated within Qsys)
■ Serial peripheral interface (SPI)
■ EPCS controller
■ Tristate bridge and the components connected to the bridge

降低连接到桥接上的元件的时钟频率，可以减少设计的动态功耗。动态功率是触发频率的函数，降低时钟频率可以降低触发频率。

Avalon-MM Pipeline Bridge

Avalon-MM Pipeline Bridge 在 Avalon-MM 命令和反馈路径之间插入寄存器。在 Avalon-MM slave port 接收命令，并传送给 Avalon-MM master port，提供了不同参数来开启命令和反馈网络间的流水。可以使用 Avalon-MM bridge 将一个 Avalon-MM slave interface 用来控制多个 Avalon-MM slave 设备，可以关闭这些桥接器的流水特性。

图2 Avalon-MM Pipeline Bridge

IRQ Bridge

Avalon-MM Tristate Bridge

Tristate Conduit Bridge

SPI Slave to Avalon Master Bridge