【FPGA】BUFG和BUFH的区别

BUFG-UG472 P14

7系列器件拥有32个global clock lines;
这些lines可以给整个器件所有时序资源提供时钟和控制信号。Global clock buffers 也就是BUFG,用以驱动global clock lines,且必须连接到global clock lines上。
每个clock region可以支持12个global clock lines,每个global clock lines可以使用12个horizontal clock lines。

BUFH -UG472 P14

The horizontal clock buffer 也就是BUFH/BUFHCE 在单个时钟区域中可以access到global clock lines,通过horizontal clock row

FPGA clocking architecture
  1. 垂直的clocking center line是时钟主干,将整个器件分为相邻的左右两个区域;
  2. 水平的中心line将器件分为上下两边
  3. 时钟主干上的资源在毗邻的水平区域互为镜像
  4. BUFG不属于任何clock区域,它可以reach任何器件上的任一时钟节点
clock region
  1. 一个时钟区域,通常包含50个CLB每列;10个36k的块ram(除非一个集成的PCIE替代了5个ram),20个DSP slices每列,12个BUFG
  2. 一个时钟区域,包含,一个CMT(PLL/MMCM),一个bank的50个IO,一个包括四个串行发送器的GT quad,和块ram列和半列PCIe
  3. A clock region includes all synchronous elements (for instance: CLB, I/O, serial
    transceivers, DSP, block RAM, CMT) in an area spanning 50 CLBs and one I/O bank
    (50 I/Os), with a horizontal clock row (HROW) in its center.
20200411更新
  1. 我之前做BUFG级联出现问题,问前辈说BUFG中间没有逻辑,级联是会出现问题
  2. 今天在尝试,两个BUFG一对一级联,在Vivado中编译通过,impl通过。
  3. 查找了一下,一对多的BUFG中间无逻辑级联会引起问题

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