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【FPGA学习笔记】VHDL中信号属性以及属性函数

在这里插入图片描述

1、信号类属性

clk'EVENT AND clk = '1';   --上升沿
clk'STABLE AND clk = '1';  --稳定的高电平信号

2、数据区间类属性

SIGNAL 	RANGE1 : STD_LOGIC_VECTOR(0 TO 7);
FOR i IN RANGE1'RANGE LOOP
    --...
END LOOP;

3、数值类属性

TYPE obj IS ARRAY(0 TO 15) OF BIT;
SIGNAL ELE1,ELE2,ELE3,ELE4 : INTEGER;
ELE1 <= obj'LEFT;     --obj的第0位
ELE2 <= obj'RIGHT;	  --obj的第15位
ELE3 <= obj'HIGH;     --obj的第15位
ELE4 <= obj'LOW;	  --obj的第0位

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