烦人的Verilog课程设计

一早起来弄编码的小工具，用了老大昨天教的方法，还是有效果，但由于没有分清局部变量和全局变量，导致input无法传到表格显示。

中午verilog实验，自己对verilog不熟，导致直接瞎弄了很久，时序仿真只用clk,逻辑仿真才有输入，时序module里面input不能赋值，输出要用wire型。多位显示可用数组寄存。  但同时模拟输入四个0-9的数还是一直困扰我。感觉同个时序不会出现异步的情况。

由于下午时间没有安排好，事件紧急性没有分好，导致单片机没有弄，明天中午要加班，把双机通信弄出来。

一定要认真地去对待每件事，从中找到自己学习的方法。